本發(fā)明實(shí)施例涉及半導(dǎo)體制造領(lǐng)域，尤其涉及一種半導(dǎo)體結(jié)構(gòu)及其形成方法。

背景技術(shù)：

1、基于反熔絲結(jié)構(gòu)的一次性可編程(one?time?programmable，otp)存儲(chǔ)器因其具有穩(wěn)定性高、與cmos(complementary?metal?oxide?semiconductor，互補(bǔ)金屬氧化物半導(dǎo)體)工藝兼容等優(yōu)勢(shì)被廣泛應(yīng)用，目前對(duì)一次性可編程存儲(chǔ)量需求越來(lái)越大。一次性可編程存儲(chǔ)器通常由一次性可編程存儲(chǔ)單元和外圍電路組成，目前基于cmos工藝的反熔絲一次性可編程存儲(chǔ)器大多采用兩個(gè)場(chǎng)效應(yīng)晶體管串聯(lián)。制作得到的一次性可編程存儲(chǔ)器可以通過(guò)編碼形式將代碼寫入存儲(chǔ)器中，通過(guò)對(duì)選中單元施加高壓擊穿一次性可編程存儲(chǔ)器中的柵介質(zhì)層進(jìn)行編程。

2、現(xiàn)階段一次性可編程存儲(chǔ)器件占用面積過(guò)大，為降低芯片成本，對(duì)一次性可編程存儲(chǔ)器的面積要求也越來(lái)越高，所以需要開發(fā)一種面積更小的一次性可編程存儲(chǔ)器以減小器件的面積。

技術(shù)實(shí)現(xiàn)思路

1、本發(fā)明實(shí)施例解決的問題是提供一種半導(dǎo)體結(jié)構(gòu)及其形成方法，減小半導(dǎo)體結(jié)構(gòu)的面積的同時(shí)，確保半導(dǎo)體結(jié)構(gòu)能夠正常工作。

2、為解決上述問題，本發(fā)明實(shí)施例提供一種半導(dǎo)體結(jié)構(gòu)，包括：襯底；隔離結(jié)構(gòu)，位于所述襯底中；控制柵極結(jié)構(gòu)，位于所述隔離結(jié)構(gòu)側(cè)部的襯底上；選擇柵極，位于所述隔離結(jié)構(gòu)上；源漏摻雜區(qū)，位于所述控制柵極結(jié)構(gòu)兩側(cè)的襯底內(nèi)；編程介質(zhì)層，位于所述選擇柵極的頂部；其中，所述控制柵極結(jié)構(gòu)靠近所述選擇柵極一側(cè)的源漏摻雜區(qū)與所述選擇柵極電連接。

3、相應(yīng)的，本發(fā)明實(shí)施例還提供一種半導(dǎo)體結(jié)構(gòu)的形成方法，包括：提供襯底，所述襯底中形成有隔離結(jié)構(gòu)；在所述隔離結(jié)構(gòu)側(cè)部的襯底上形成控制柵極結(jié)構(gòu)；在所述隔離結(jié)構(gòu)上形成選擇柵極；在所述控制柵極結(jié)構(gòu)兩側(cè)的襯底內(nèi)形成源漏摻雜區(qū)；在所述選擇柵極的頂部形成編程介質(zhì)層；使所述控制柵極結(jié)構(gòu)靠近所述選擇柵極一側(cè)的源漏摻雜區(qū)與所述選擇柵極實(shí)現(xiàn)電連接。

4、與現(xiàn)有技術(shù)相比，本發(fā)明實(shí)施例的技術(shù)方案具有以下優(yōu)點(diǎn)：

5、本發(fā)明實(shí)施例提供的半導(dǎo)體結(jié)構(gòu)具有位于隔離結(jié)構(gòu)上的選擇柵極，控制柵極結(jié)構(gòu)靠近所述選擇柵極一側(cè)的源漏摻雜區(qū)與所述選擇柵極電連接，且編程介質(zhì)層位于所述選擇柵極的頂部；由于隔離結(jié)構(gòu)之間的襯底區(qū)域?yàn)橛性磪^(qū)(active?area，aa)，則將所述選擇柵極設(shè)置在隔離結(jié)構(gòu)上，有利于節(jié)約有源區(qū)的面積，使得半導(dǎo)體結(jié)構(gòu)的面積減小，進(jìn)而減小器件的占用面積，此外，編程介質(zhì)層位于所述選擇柵極的頂部，從而通過(guò)所述編程介質(zhì)層的擊穿來(lái)進(jìn)行編程，同時(shí)，所述控制柵極結(jié)構(gòu)靠近所述選擇柵極一側(cè)的源漏摻雜區(qū)與所述選擇柵極電連接，因此，通路電流能夠經(jīng)由選擇柵極和源漏摻雜區(qū)，流向位于所述控制柵極結(jié)構(gòu)遠(yuǎn)離所述選擇柵極一側(cè)的源漏摻雜區(qū)，從而確保半導(dǎo)體結(jié)構(gòu)能夠正常工作。

技術(shù)特征：

1.一種半導(dǎo)體結(jié)構(gòu)，其特征在于，包括：

2.如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其特征在于，所述控制柵極的材料包括多晶硅或金屬，所述選擇柵極的材料包括多晶硅或金屬。

3.如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其特征在于，所述半導(dǎo)體結(jié)構(gòu)還包括：共享插塞，位于被所述編程介質(zhì)層暴露的選擇柵極和所述控制柵極結(jié)構(gòu)靠近所述選擇柵極一側(cè)的源漏摻雜區(qū)上，所述共享插塞電連接所述選擇柵極和所述控制柵極結(jié)構(gòu)靠近所述選擇柵極一側(cè)的源漏摻雜區(qū)。

4.如權(quán)利要求3所述的半導(dǎo)體結(jié)構(gòu)，其特征在于，所述共享插塞的材料包括鎢、鈷和釕中的一種或多種。

5.如權(quán)利要求3所述的半導(dǎo)體結(jié)構(gòu)，其特征在于，所述半導(dǎo)體結(jié)構(gòu)還包括：金屬硅化物層，位于所述共享插塞底部和選擇柵極之間、以及所述共享插塞底部和源漏摻雜區(qū)之間。

6.如權(quán)利要求3所述的半導(dǎo)體結(jié)構(gòu)，其特征在于，沿垂直于所述選擇柵極側(cè)壁的方向，所述共享插塞與所述選擇柵極的交疊寬度至少為60納米，所述共享插塞與所述源漏摻雜區(qū)的交疊寬度至少為60納米。

7.如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其特征在于，所述編程介質(zhì)層還延伸覆蓋所述選擇柵極背向所述控制柵極結(jié)構(gòu)的側(cè)壁。

8.如權(quán)利要求1～7中任一項(xiàng)所述的半導(dǎo)體結(jié)構(gòu)，其特征在于，所述源漏摻雜區(qū)還位于所述選擇柵極兩側(cè)的襯底內(nèi)，且所述控制柵極結(jié)構(gòu)和選擇柵極之間共用所述源漏摻雜區(qū)。

9.如權(quán)利要求1～7中任一項(xiàng)所述的半導(dǎo)體結(jié)構(gòu)，其特征在于，所述編程介質(zhì)層包括剩余金屬硅化物阻擋層。

10.如權(quán)利要求1～7中任一項(xiàng)所述的半導(dǎo)體結(jié)構(gòu)，其特征在于，所述編程介質(zhì)層的材料包括氧化硅和氮化硅中的一種或多種。

11.如權(quán)利要求1～7中任一項(xiàng)所述的半導(dǎo)體結(jié)構(gòu)，其特征在于，所述半導(dǎo)體結(jié)構(gòu)還包括：源線插塞，位于所述編程介質(zhì)層上且與所述編程介質(zhì)層相連。

12.如權(quán)利要求1～7中任一項(xiàng)所述的半導(dǎo)體結(jié)構(gòu)，其特征在于，所述半導(dǎo)體結(jié)構(gòu)還包括：位線插塞，位于所述控制柵極結(jié)構(gòu)遠(yuǎn)離所述選擇柵極一側(cè)的源漏摻雜區(qū)的頂部，且與底部的所述源漏摻雜區(qū)電連接；

13.一種半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，包括：

14.如權(quán)利要求13所述的半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，形成所述編程介質(zhì)層后，所述形成方法還包括：形成位于被所述編程介質(zhì)層暴露的選擇柵極和所述控制柵極結(jié)構(gòu)靠近所述選擇柵極一側(cè)的源漏摻雜區(qū)上的共享插塞，所述共享插塞電連接所述選擇柵極和所述控制柵極結(jié)構(gòu)靠近所述選擇柵極一側(cè)的源漏摻雜區(qū)。

15.如權(quán)利要求14所述的半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，在形成所述共享插塞之前，所述形成方法還包括：在被所述編程介質(zhì)層暴露的選擇柵極和源漏摻雜區(qū)上形成金屬硅化物層；

16.如權(quán)利要求14所述的半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，在形成所述共享插塞的步驟中，沿垂直于所述選擇柵極側(cè)壁的方向，所述共享插塞與所述選擇柵極的交疊寬度至少為60納米，所述共享插塞與所述源漏摻雜區(qū)的交疊寬度至少為60納米。

17.如權(quán)利要求13所述的半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，在所述選擇柵極的頂部形成編程介質(zhì)層的步驟中，所述編程介質(zhì)層還延伸覆蓋所述選擇柵極背向所述控制柵極結(jié)構(gòu)的側(cè)壁。

18.如權(quán)利要求13～17中任一項(xiàng)所述的半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，在所述選擇柵極的頂部形成編程介質(zhì)層的步驟包括：形成覆蓋所述隔離結(jié)構(gòu)、控制柵極結(jié)構(gòu)、選擇柵極和源漏摻雜區(qū)的金屬硅化物阻擋層；

19.如權(quán)利要求13～17中任一項(xiàng)所述的半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，所述形成方法還包括：在所述編程介質(zhì)層上形成源線插塞，所述源線插塞與所述編程介質(zhì)層相連。

20.如權(quán)利要求13～17中任一項(xiàng)所述的半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，在所述控制柵極結(jié)構(gòu)兩側(cè)的襯底內(nèi)形成源漏摻雜區(qū)的步驟中，還在所述選擇柵極兩側(cè)的襯底內(nèi)形成所述源漏摻雜區(qū)，且所述控制柵極結(jié)構(gòu)和選擇柵極之間共用所述源漏摻雜區(qū)。

技術(shù)總結(jié)
一種半導(dǎo)體結(jié)構(gòu)及其形成方法，半導(dǎo)體結(jié)構(gòu)包括：襯底；隔離結(jié)構(gòu)，位于所述襯底中；控制柵極結(jié)構(gòu)，位于所述隔離結(jié)構(gòu)側(cè)部的襯底上；選擇柵極，位于所述隔離結(jié)構(gòu)上；源漏摻雜區(qū)，位于所述控制柵極結(jié)構(gòu)兩側(cè)的襯底內(nèi)；編程介質(zhì)層，位于所述選擇柵極的頂部。本發(fā)明實(shí)施例提供的半導(dǎo)體結(jié)構(gòu)具有位于隔離結(jié)構(gòu)上的選擇柵極，位于所述控制柵極結(jié)構(gòu)兩側(cè)的襯底內(nèi)的源漏摻雜區(qū)與所述選擇柵極電連接，且編程介質(zhì)層位于所述選擇柵極的頂部；由于隔離結(jié)構(gòu)之間的襯底區(qū)域?yàn)橛性磪^(qū)，則將所述選擇柵極設(shè)置在隔離結(jié)構(gòu)上，使得半導(dǎo)體結(jié)構(gòu)的面積減小，進(jìn)而減小器件的占用面積。

技術(shù)研發(fā)人員：郁萬(wàn)強(qiáng),鐘怡,董天化,曾紅林
受保護(hù)的技術(shù)使用者：中芯國(guó)際集成電路制造（上海）有限公司
技術(shù)研發(fā)日：
技術(shù)公布日：2025/1/2