本發(fā)明涉及低功耗模擬電路設計，具體涉及一種低電源靈敏度的環(huán)形壓控振蕩器。

背景技術：

1、環(huán)形振蕩器作為一種基礎且重要的振蕩器電路，由一系列反相器(或其它類型的延遲單元)首尾相連形成一個閉環(huán)，利用反相器的延遲特性產(chǎn)生振蕩信號，因其結(jié)構(gòu)簡單、占用面積小以及易于集成等優(yōu)點，被廣泛應用于時鐘生成單元、鎖相環(huán)、隨機數(shù)生成器。

2、最早的環(huán)形振蕩器基于cmos反相器結(jié)構(gòu)，該結(jié)構(gòu)采用pmos管與nmos管串聯(lián)，兩個mos管工作時不提供直接的電源到地的直流通路，僅存在很小的泄漏電流，降低了靜態(tài)功耗，但是由于該結(jié)構(gòu)采用單端設計，電源噪聲和地線噪聲的抑制能力較差，環(huán)形振蕩器的振蕩頻率會隨電源電壓的變化而變化。差分延遲單元結(jié)構(gòu)采用對稱設計，提高了共模噪聲抑制能力，表現(xiàn)出更好的相位噪聲性能，是目前應用較為廣泛的環(huán)形振蕩器結(jié)構(gòu)。然而，隨著工藝的縮小和集成度的提高，環(huán)形振蕩器的相位噪聲和功耗問題變得更加突出。在低功耗設計中，通常會采用較低的電源電壓，但低電源電壓要求電路具有較低的電源靈敏度，原有的差分延遲單元結(jié)構(gòu)在低電源電壓條件下的電源噪聲抑制能力較差，導致了更多的頻率偏差，且隨著電源電壓繼續(xù)降低，問題愈加嚴重。

技術實現(xiàn)思路

1、本發(fā)明的目的在于提供一種低電源靈敏度的環(huán)形壓控振蕩器結(jié)構(gòu)，以解決現(xiàn)有技術的缺陷。本發(fā)明的環(huán)形壓控振蕩器在以電流源為負載的差分延遲結(jié)構(gòu)的基礎上增加一個偏置電流控制器和和一個電壓擺幅控制器，補償電源電壓變化引起的頻率變化，降低了環(huán)形壓控振蕩器的電源敏感度。

2、為實現(xiàn)上述目的，本發(fā)明采用的技術方案是：一種低電源靈敏度的環(huán)形壓控振蕩器，其特征在于，包括差分延遲單元(1)、偏置電流控制器(2)、電壓擺幅控制器(3)，

3、所述差分延遲單元(1)，被配置為差分輸入和差分輸出模式，第一nmos管(mn1)的柵極為正輸入端，第二nmos管(mn2)的柵極為負輸入端，第一nmos管(mn1)和第一pmos管(mp1)的漏極為負輸出端，第二pmos管(mp2)和第二nmos管(mn2)的漏極為正輸出端；

4、所述偏置電流控制器(2)，輸入信號為電源電壓vdd，輸出信號vnbias用于調(diào)節(jié)所述差分延遲單元(1)的偏置電流ibias；

5、所述電壓擺幅控制器(3)，由電源電壓vdd以及所述偏置電流控制器(2)的輸出信號vnbias同時控制，輸出信號vpbias用于調(diào)節(jié)所述差分延遲單元(1)中第一pmos管(mp1)和第二pmos管(mp2)的偏置電壓。

6、具體的，所述差分延遲單元(1)包括第一pmos管(mp1)、第二pmos管(mp2)、第一nmos管(mn1)、第二nmos管(mn2)、第三nmos管(mn3)、第四nmos管(mn4)，

7、第一pmos管(mp1)的柵極連接第二pmos管(mp2)的柵極和所述電壓擺幅控制器(3)的輸出信號vpbias，第一pmos管(mp1)的漏極連接第一nmos管(mn1)的漏極并輸出電壓vout-，第一pmos管(mp1)的源極連接電源電壓(vdd)；

8、第二pmos管(mp2)的柵極連接第一pmos管(mp1)的柵極和所述電壓擺幅控制器(3)的輸出信號vpbias，第二pmos管(mp2)的漏極連接第二nmos管(mn2)的漏極并輸出電壓vout+，第二pmos管(mp2)的源極連接電源電壓(vdd)；

9、第一nmos管(mn1)的柵極連接差分輸入信號vin+，第一nmos管(mn1)的漏極連接第一pmos管(mp1)的漏極并輸出電壓vout-，第一nmos管(mn1)的源極連接第二nmos管(mn2)的源極、第三nmos管(mn3)的漏極和第四nmos管(mn4)的漏極；

10、第二nmos管(mn2)的柵極連接差分輸入信號vin-，第二nmos管(mn2)的漏極連接第二pmos管(mp2)的漏極并輸出電壓vout+，第二nmos管(mn2)的源極連接第一nmos管(mn1)的源級、第三nmos管(mn3)的漏極和第四nmos管(mn4)的漏極；

11、第三nmos管(mn3)的柵極連接所述偏置電流控制器(2)的輸出信號vnbias，第三nmos管(mn3)的漏極連接第一nmos管(mn1)的源極、第二nmos管(mn2)的源極和第四nmos管(mn4)的漏極，第三nmos管(mn3)的源極連接電源地(gnd)；

12、第四nmos管(mn4)的柵極連接輸入控制信號vcont，第四nmos管(mn4)的漏極連接第一nmos管(mn1)的源極、第二nmos管(mn2)的源極和第三nmos管(mn3)的漏極，第四nmos管(mn4)的源極連接電源地(gnd)；

13、具體的，所述偏置電流控制器(2)用于產(chǎn)生所述信號vnbias，包括第三pmos管(mp3)、第四pmos管(mp4)、第五pmos管(mp5)、第五nmos管(mn5)、第六nmos管(mn6)、第七nmos管(mn7)、第八nmos管(mn8)、第九nmos管(mn9)、第十nmos管(mn10)、第十一nmos管(mn11)、反饋放大器1，

14、第三pmos管(mp3)的柵極連接第三pmos管(mp3)的漏極、第五nmos管(mn5)的漏極并連接到反饋放大器1的負端，第三pmos管(mp3)的漏極連接到第三pmos管(mp3)的柵極、第五nmos管(mn5)的漏極并連接到反饋放大器1的負端，第三pmos管(mp3)源極連接電源電壓(vdd)；

15、第四pmos管(mp4)的柵極連接電源地(gnd)，第四pmos管(mp4)的漏極連接第六nmos管(mn6)的漏極、第八nmos管(mn8)的漏極并連接到反饋放大器1的正端，第四pmos管(mp4)內(nèi)的電流為itot，第四pmos管(mp4)的源極連接電源電壓(vdd)；

16、第五pmos管(mp5)的柵極連接第五pmos管(mp5)的漏極、第九nmos管(mn9)的柵極和第十nmos管(mn10)的漏極，第五pmos管(mp5)的漏極連接第五pmos管(mp5)的柵極、第九nmos管(mn9)的柵極和第十nmos管(mn10)的漏極，第五pmos管(mp5)源極連接電源電壓(vdd)；

17、第五nmos管(mn5)的柵極連接電源電壓(vdd)，第五nmos管(mn5)的源極連接電源地(gnd)，第五nmos管(mn5)的漏極連接第三pmos管(mp3)的柵極和漏極并連接到反饋放大器1的負端；

18、第六nmos管(mn6)的柵極連接電源電壓(vdd)，第六nmos管(mn6)的漏極連接到第四pmos管(mp4)的漏極、第八nmos管(mn8)的漏極并連接到反饋放大器1的正端，第六nmos管(mn6)的源極連接第七nmos管(mn7)的漏極；

19、第七nmos管(mn7)的柵極連接反饋放大器1的輸出端，第七nmos管(mn7)的漏極連接第六nmos管(mn6)的源極，第七nmos管(mn7)的源極連接電源地(gnd)，第七nmos管(mn7)內(nèi)的電流為ibias；

20、第八nmos管(mn8)的柵極連接電源電壓(vdd)，第八nmos管(mn8)的漏極連接第四pmos管(mp4)的漏極、第六nmos管(mn6)的漏極并連接到反饋放大器1的正端，第八nmos管(mn8)的源級連接到第九nmos管(mn9)的漏極；

21、第九nmos管(mn9)的柵極連接第五pmos管(mp5)的柵極和漏極、第十nmos管(mn10)的漏極，柵極電壓為v2，第九nmos管(mn9)的漏極連接第八nmos管(mn8)的源極，第九nmos管(mn9)的源極連接電源地(gnd)，第九nmos管(mn9)內(nèi)的電流為icomp；

22、第十nmos管(mn10)的柵極連接電源電壓(vdd)，第十nmos管(mn10)的源極連接第十一nmos管(mn11)的柵極和漏極，第十nmos管(mn10)的漏極連接第五pmos管(mp5)的柵極和漏極、第九nmos管(mn9)的柵極；

23、第十一nmos管(mn11)的柵極連接第十nmos管(mn10)的源極、第十一nmos管(mn11)的漏極，第十一nmos管(mn11)的源極連接電源地(gnd)，第十一nmos管(mn11)的漏極連接第十nmos管(mn10)的源極、第十一nmos管(mn11)的柵極；

24、反饋放大器1的正輸入端連接第四pmos管(mp4)的漏極、第六nmos管(mn6)的漏極和第八nmos管(mn8)的漏極，輸入電壓為v3，反饋放大器1的負輸入端連接第三pmos管(mp3)的柵極和漏極、第五nmos管(mn5)的漏極，輸入電壓為v1，反饋放大器1的輸出端連接第七nmos管(mn7)的柵極、所述差分延遲單元(1)中第三nmos管(mn3)的柵極和所述電壓擺幅控制器(3)中第十四nmos管(mn14)的柵極，輸出電壓為vnbias；

25、具體的，所述電壓擺幅控制器(3)用于產(chǎn)生所述信號vpbias，包括第六pmos管(mp6)、第七pmos管(mp7)、第十二nmos管(mn12)、第十三nmos管(mn13)、第十四nmos管(mn14)、第十五nmos管(mn15)、反饋放大器2，

26、第六pmos管(mp6)的柵極連接電源地(gnd)，第六pmos管(mp6)的漏極連接第十二nmos管(mn12)的柵極和漏極并連接到反饋放大器2的正端，第六pmos管(mp6)的源極連接電源電壓(vdd)；

27、第七pmos管(mp7)的柵極連接反饋放大器2的輸出端，第七pmos管(mp7)的漏極連接第十三nmos管(mn13)的漏極并連接到反饋放大器2的負端，第七pmos管(mp7)的源極連接電源電壓(vdd)；

28、第十二nmos管(mn12)的柵極連接第六pmos管(mp6)的漏極、第十二nmos管(mn12)的漏極并連接到反饋放大器2的正端，第十二nmos管(mn12)的漏極連接第六pmos管(mp6)的漏極、第十二nmos管(mn12)的柵極并連接到反饋放大器2的正端，第十二nmos管(mn12)的源極連接電源地(gnd)；

29、第十三nmos管(mn13)的柵極連接電源電壓(vdd)，第十三nmos管(mn13)的漏極連接第七pmos管(mp7)的漏極并連接到反饋放大器2的負端，第十三nmos管(mn13)的源極連接第十四nmos管(mn14)的漏極、第十五nmos管(mn15)的漏極；

30、第十四nmos管(mn14)的柵極連接所述偏置電流控制器(2)中反饋放大器1的輸出端，第十四nmos管(mn14)的漏極連接第十三nmos管(mn13)的源極、第十五nmos管(mn15)的漏極，第十四nmos管(mn14)的源極連接電源地(gnd)；

31、第十五nmos管(mn15)的柵極連接輸入控制信號vcont，第十五nmos管(mn15)的漏極連接第十三nmos管(mn13)的源極、第十四nmos管(mn14)的漏極，第十五nmos管(mn15)的源極連接電源地(gnd)；

32、反饋放大器2的正輸入端連接第六pmos管(mp6)的漏極、第十二nmos管(mn12)的柵極和漏極，輸入電壓為v4，反饋放大器2的負輸入端連接第七pmos管(mp7)的漏極、第十三nmos管(mn13)的漏極，輸入電壓為v5，反饋放大器2的輸出端連接第七pmos管(mp7)的柵極、所述差分延遲單元(1)中第一pmos管(mp1)和第二pmos管(mp2)的柵極，輸出電壓為vpbias。

33、通過以上技術方案，與現(xiàn)有技術相比，本發(fā)明能夠取得以下有益效果：

34、本發(fā)明基于0.13-μm?cmos工藝，在以電流源為負載的差分延遲結(jié)構(gòu)的基礎上，增加一個偏置電流控制器與一個電壓擺幅控制器，偏置電流與電壓擺幅共同補償電源電壓變化引起的頻率變化，使得偏置電流與電壓擺幅的比值保持恒定，從而降低電源靈敏度。已驗證在1.2v電源電壓下，沒有偏置電流控制器與電壓擺幅控制器的環(huán)形壓控振蕩器在±5％的電源電壓變化下，輸出頻率變化為±2.5％，而帶有偏置電流控制器與電壓擺幅控制器的環(huán)形壓控振蕩器在±5％的電源電壓變化下，輸出頻率變化僅為±0.225％。與中國專利cn101546984a對比，該專利使用電流鏡和反饋放大器分別復制偏置電流和下限輸出電壓作用于片外電阻從而實現(xiàn)偏置電流與輸出電壓擺幅的比值保持恒定，振蕩頻率依賴于片外電阻，而本發(fā)明采用偏置電流控制器與電壓擺幅控制器使得偏置電流與輸出電壓擺幅的比值保持恒定。