本發(fā)明涉及信號(hào)處理，具體為一種適用于fpga的高精度延時(shí)調(diào)節(jié)電路與方法。

背景技術(shù)：

1、在電子系統(tǒng)和通信系統(tǒng)中，信號(hào)傳輸通常需要經(jīng)過(guò)多個(gè)環(huán)節(jié)，包括不同的電路和傳輸介質(zhì)，這些環(huán)節(jié)不可避免地引入了一定的傳輸延時(shí)，由于電子信號(hào)傳播速度、電路元件響應(yīng)時(shí)間以及傳輸介質(zhì)等因素的影響，這些延時(shí)可能會(huì)對(duì)系統(tǒng)的時(shí)序要求產(chǎn)生影響，為了確保系統(tǒng)的時(shí)序正確性，需要對(duì)這些傳輸延時(shí)進(jìn)行調(diào)節(jié)和管理，這包括在設(shè)計(jì)階段對(duì)延時(shí)進(jìn)行預(yù)估和優(yōu)化，以及在系統(tǒng)運(yùn)行時(shí)對(duì)延時(shí)進(jìn)行補(bǔ)償和調(diào)節(jié)，以確保信號(hào)的到達(dá)時(shí)間滿足系統(tǒng)的時(shí)序要求，因此，對(duì)傳輸延時(shí)的調(diào)節(jié)和管理是電子系統(tǒng)和通信系統(tǒng)設(shè)計(jì)中的重要環(huán)節(jié)，對(duì)系統(tǒng)的性能和穩(wěn)定性有著直接的影響，了解和考慮信號(hào)傳輸?shù)奶匦允窃O(shè)計(jì)和實(shí)現(xiàn)電子系統(tǒng)和通信系統(tǒng)時(shí)至關(guān)重要的一環(huán)，它直接影響著系統(tǒng)的時(shí)序正確性、數(shù)據(jù)完整性和性能穩(wěn)定性。

2、由于fpga模塊的靈活性和可編程性使其成為實(shí)現(xiàn)快速定制化、高性能通信系統(tǒng)和設(shè)備的關(guān)鍵技術(shù)平臺(tái)，其在電子通信行業(yè)的發(fā)展占據(jù)了越來(lái)越重要的戰(zhàn)略地位，在通信協(xié)議實(shí)現(xiàn)方面，fpga模塊提供了靈活的硬件實(shí)現(xiàn)平臺(tái)，可快速實(shí)現(xiàn)各種通信協(xié)議和標(biāo)準(zhǔn)，如以太網(wǎng)、wi-fi、藍(lán)牙等，并且在信號(hào)處理與調(diào)制解調(diào)方面，fpga模塊可用于高速信號(hào)處理和數(shù)字信號(hào)調(diào)制解調(diào)，包括頻率濾波、信號(hào)調(diào)制、解調(diào)、通道編碼等，上述功能都會(huì)由于不可避免的電信號(hào)延遲而受到負(fù)面影響，因此在高精度的延時(shí)調(diào)節(jié)電路的幫助下，我們可以大幅優(yōu)化系統(tǒng)的性能和穩(wěn)定性，通過(guò)合適的延時(shí)調(diào)節(jié)可以減少信號(hào)的失真和噪聲，提高系統(tǒng)的信號(hào)質(zhì)量和傳輸效率，故而提出一種適用于fpga的高精度延時(shí)調(diào)節(jié)電路與方法來(lái)解決上述問(wèn)題。

技術(shù)實(shí)現(xiàn)思路

1、針對(duì)現(xiàn)有技術(shù)的不足，本發(fā)明提供了一種適用于fpga的高精度延時(shí)調(diào)節(jié)電路與方法，具備快速的對(duì)電信號(hào)延時(shí)誤差進(jìn)行補(bǔ)償，且達(dá)到皮秒級(jí)別的精度的優(yōu)點(diǎn)，解決了上述背景技術(shù)中所提及到的問(wèn)題。

2、為實(shí)現(xiàn)上述快速的對(duì)電信號(hào)延時(shí)誤差進(jìn)行補(bǔ)償，且達(dá)到皮秒級(jí)別的精度目的，本發(fā)明提供如下技術(shù)方案：一種適用于fpga的高精度延時(shí)調(diào)節(jié)電路，包括區(qū)域part_a與區(qū)域part_b；

3、區(qū)域part_a用于對(duì)信號(hào)之間的延時(shí)差進(jìn)行粗調(diào)，區(qū)域part_b用于對(duì)信號(hào)之間的延時(shí)差進(jìn)行精調(diào)，信號(hào)由區(qū)域part_a的輸入端輸入，由區(qū)域part_a的輸出端輸出，區(qū)域part_b的輸入端輸入，區(qū)域part_b的輸出端輸出；

4、所述區(qū)域part_a與區(qū)域part_b均為上下對(duì)稱結(jié)構(gòu)。

5、優(yōu)選的，所述區(qū)域part_a包括有第一延時(shí)模塊delay、第二延時(shí)模塊delay、第一選擇控制器mux、第二選擇控制器mux、與延時(shí)判斷模塊，信號(hào)a1、a2從第一選擇控制器mux的輸入端進(jìn)入；

6、第一選擇控制器mux的輸入端與第二延時(shí)模塊delay的輸出端電性連接，第一選擇控制器mux的輸出端與第一延時(shí)模塊delay的輸入端電性連接，第一延時(shí)模塊delay的輸出端與第二選擇控制器mux的輸入端電性連接，第二選擇控制器mux的輸出端與延時(shí)判斷模塊的輸入端電性連接，第二選擇控制器mux的輸入端與延時(shí)判斷模塊的輸出端電性連接，延時(shí)判斷模塊的輸出端與第二延時(shí)模塊delay的輸入端電性連接，粗調(diào)控制器的輸出端與第一選擇控制器mux和第二選擇控制器mux的輸入端電性連接，粗調(diào)控制器的輸入端與延時(shí)判斷模塊的輸出端電性連接；

7、第一選擇控制器mux用于選擇進(jìn)入延時(shí)判斷模塊的信號(hào)是否為調(diào)節(jié)過(guò)的信號(hào)，第一延時(shí)模塊delay與第二延時(shí)模塊delay均用于接收信號(hào)并延時(shí)信號(hào)，第二選擇控制器mux用于選擇不同延時(shí)路徑，延時(shí)判斷模塊用于對(duì)信號(hào)之間的延時(shí)差進(jìn)行精確測(cè)量，粗調(diào)控制器用于控制第一選擇控制器mux和第二選擇控制器mux選擇合適的路徑。

8、優(yōu)選的，所述區(qū)域part_b包括有pdl模塊、第三延時(shí)模塊delay與細(xì)調(diào)控制器；

9、第三延時(shí)模塊delay的輸入端與延時(shí)判斷模塊的輸出端電性連接，第三延時(shí)模塊delay的輸出端與pdl模塊的輸入端電性連接，細(xì)調(diào)控制器的輸入端與延時(shí)判斷模塊的輸出端電性連接，細(xì)調(diào)控制器的輸出端與pdl模塊的輸入端電性連接；

10、第三延時(shí)模塊delay用于信號(hào)進(jìn)行延時(shí)，pdl模塊用于對(duì)信號(hào)進(jìn)行精調(diào)，細(xì)調(diào)控制器用于選擇合適精調(diào)路徑。

11、優(yōu)選的，所述第一延時(shí)模塊delay的數(shù)量為n個(gè)，n為正整數(shù)，所述pdl模塊的數(shù)量為2n個(gè)，n為正整數(shù)。

12、優(yōu)選的，一種適用于fpga的高精度延時(shí)調(diào)節(jié)方法，包括以下步驟：

13、s1：信號(hào)a1、信號(hào)a2通過(guò)第一選擇控制器mux的輸入端進(jìn)入到區(qū)域part_a，在信號(hào)a1、信號(hào)a2第一次進(jìn)入到區(qū)域part_a時(shí)，區(qū)域part_a為默認(rèn)狀態(tài)，信號(hào)a1、信號(hào)a2都不經(jīng)過(guò)第一延時(shí)模塊delay，直接輸出到延時(shí)判斷模塊；

14、s2：延時(shí)判斷模塊判斷計(jì)算信號(hào)a1、信號(hào)a2的延時(shí)差p，,若延時(shí)差p＜單個(gè)第一延時(shí)模塊delay的延時(shí)q，則將信號(hào)a1、信號(hào)a2輸出到區(qū)域part_b，進(jìn)入步驟s5，若延時(shí)差p＞單個(gè)第一延時(shí)模塊delay的延時(shí)q，則將信號(hào)a1、信號(hào)a2輸出到第二延時(shí)模塊delay，進(jìn)入步驟s3;

15、s3：計(jì)算延時(shí)差p/延時(shí)q＝r……t,其中，r為商，t為余數(shù)，判斷商r是否大于第一延時(shí)模塊delay的總數(shù)量u，若是,則調(diào)節(jié)u個(gè)第一延時(shí)模塊delay的延時(shí)q，進(jìn)入步驟s5,若否，則進(jìn)入步驟s4；

16、s4：根據(jù)商r的值選擇r個(gè)第一延時(shí)模塊delay進(jìn)行延時(shí)，并將信號(hào)a1、信號(hào)a2輸出到區(qū)域part_b，進(jìn)入步驟s6；

17、s5：延時(shí)判斷模塊判斷計(jì)算信號(hào)a1、信號(hào)a2的延時(shí)差p，,計(jì)算延時(shí)差p/延時(shí)q＝r……t,其中，r為商，t為余數(shù)，判斷商r是否大于第一延時(shí)模塊delay的總數(shù)量u，若是，則調(diào)節(jié)u個(gè)第一延時(shí)模塊delay的延時(shí)q，循環(huán)步驟s5，若否，則進(jìn)入步驟s4；

18、s6：細(xì)調(diào)控制器根據(jù)余數(shù)t的具體值進(jìn)行選擇合適的延遲路徑，完成信號(hào)的高精度調(diào)節(jié)。

19、與現(xiàn)有技術(shù)相比，本發(fā)明提供了一種適用于fpga的高精度延時(shí)調(diào)節(jié)電路與方法，具備以下有益效果：

20、該適用于fpga的高精度延時(shí)調(diào)節(jié)電路與方法，通過(guò)靈活調(diào)整選擇信號(hào)，可精確控制延遲電路的輸出，選擇不同數(shù)量的延遲模塊，可以實(shí)現(xiàn)不同程度的延時(shí)效果，以滿足各種需求和應(yīng)用場(chǎng)景，這種設(shè)計(jì)賦予電路高度可定制性和靈活性，適用于各種需要快速精確調(diào)節(jié)延遲的情景。

技術(shù)特征：

1.一種適用于fpga的高精度延時(shí)調(diào)節(jié)電路，其特征在于，包括區(qū)域part_a與區(qū)域part_b；

2.根據(jù)權(quán)利要求1所述的一種適用于fpga的高精度延時(shí)調(diào)節(jié)電路與方法，其特征在于：所述區(qū)域part_b包括有pdl模塊、第三延時(shí)模塊delay與細(xì)調(diào)控制器；

3.根據(jù)權(quán)利要求1-2任一所述電路的適用于fpga的高精度延時(shí)調(diào)節(jié)方法，其特征在于，包括以下步驟：

技術(shù)總結(jié)
本發(fā)明涉及信號(hào)處理技術(shù)領(lǐng)域，且公開了一種適用于FPGA的高精度延時(shí)調(diào)節(jié)電路，包括PART_A與PART_B，PART_A用于對(duì)信號(hào)之間的延時(shí)差進(jìn)行粗調(diào)，PART_B用于對(duì)信號(hào)之間的延時(shí)差進(jìn)行精調(diào)，信號(hào)由PART_A的輸入端輸入，由PART_A的輸出端輸出，PART_B的輸入端輸入，PART_B的輸出端輸出，PART_A與PART_B均為上下對(duì)稱結(jié)構(gòu)，PART_A包括有第一延時(shí)模塊DELAY、第二延時(shí)模塊DELAY、第一選擇控制器MUX、第二選擇控制器MUX、與延時(shí)判斷模塊。該適用于FPGA的高精度延時(shí)調(diào)節(jié)電路與方法，通過(guò)靈活調(diào)整選擇信號(hào)，可精確控制延遲電路的輸出，選擇不同數(shù)量的延遲模塊，可以實(shí)現(xiàn)不同程度的延時(shí)效果，以滿足各種需求和應(yīng)用場(chǎng)景，這種設(shè)計(jì)賦予電路高度可定制性和靈活性，適用于各種需要快速精確調(diào)節(jié)延遲的情景。

技術(shù)研發(fā)人員：賀章擎,嚴(yán)翔,張鄭亞,高建成,姜久春
受保護(hù)的技術(shù)使用者：湖北工業(yè)大學(xué)
技術(shù)研發(fā)日：
技術(shù)公布日：2025/1/6