本申請(qǐng)涉及存儲(chǔ)，尤其涉及一種基于鐵電場效應(yīng)晶體管的存儲(chǔ)裝置及其制作方法。

背景技術(shù)：

1、隨著信息技術(shù)的飛速發(fā)展，互聯(lián)網(wǎng)和移動(dòng)設(shè)備得到了前所未有的普及，導(dǎo)致了信息的爆炸式增長，大數(shù)據(jù)、云計(jì)算、高清視頻、物聯(lián)網(wǎng)等領(lǐng)域?qū)?shù)據(jù)的存儲(chǔ)提出了更高的要求，其中，大容量存儲(chǔ)成為必需要求，以滿足海量數(shù)據(jù)的高效存儲(chǔ)、快速訪問與長期保留，從而支撐業(yè)務(wù)連續(xù)性和創(chuàng)新發(fā)展，確保信息時(shí)代的順暢運(yùn)行與持續(xù)進(jìn)步。

2、目前，為了應(yīng)對(duì)大容量存儲(chǔ)的需求，現(xiàn)有企業(yè)通常采取增加存儲(chǔ)單元的層數(shù)來滿足傳統(tǒng)基于電荷俘獲的3d?nand閃存在大容量存儲(chǔ)方面的需求。然而，這種方法存在多重挑戰(zhàn)：首先，隨著3d?nand層數(shù)的增加，其制造過程變得更為復(fù)雜和成本高昂；其次，存儲(chǔ)單元層數(shù)的增加會(huì)使得層間干擾增加，從而影響數(shù)據(jù)的可靠性與性能；而且，隨著存儲(chǔ)單元層數(shù)的增加，熱管理問題也隨之加劇，使得包括該3d?nand存儲(chǔ)器的芯片散熱難度增大；并且，繼續(xù)縮小單元尺寸也面臨物理極限的挑戰(zhàn)，這限制了存儲(chǔ)密度的進(jìn)一步提高。

3、鐵電場效應(yīng)晶體管（fefet）作為一種新興技術(shù)，以其快速的讀寫速度、超低的功耗和良好的cmos兼容性而受到廣泛的關(guān)注，被認(rèn)為是高性能存儲(chǔ)器有力的候選者之一。但是，目前鉿基鐵電晶體管的存儲(chǔ)裝置的存儲(chǔ)窗口過小，嚴(yán)重制約了其應(yīng)用潛力。

技術(shù)實(shí)現(xiàn)思路

1、鑒于上述問題，本申請(qǐng)?zhí)峁┝艘环N基于鐵電場效應(yīng)晶體管的存儲(chǔ)裝置及其制作方法，以增大基于鐵電場效應(yīng)晶體管的存儲(chǔ)裝置的存儲(chǔ)窗口，從而采取多值存儲(chǔ)的方式實(shí)現(xiàn)高密度存儲(chǔ)。具體方案如下：

2、一種基于鐵電場效應(yīng)晶體管的存儲(chǔ)裝置，該存儲(chǔ)裝置包括：

3、半導(dǎo)體襯底；

4、位于所述半導(dǎo)體襯底一側(cè)的底部選通晶體管；

5、位于所述底部選通晶體管遠(yuǎn)離所述半導(dǎo)體襯底一側(cè)的控制柵堆疊結(jié)構(gòu)，所述控制柵堆疊結(jié)構(gòu)包括：多層交錯(cuò)排布的柵極隔離層和柵電極層，所述控制柵堆疊結(jié)構(gòu)中具有貫穿所述控制柵堆疊結(jié)構(gòu)的第一通道孔；

6、位于所述第一通道孔側(cè)壁的柵疊層，所述柵疊層包括沿所述控制柵堆疊結(jié)構(gòu)至所述第一通道孔方向?qū)盈B的電介質(zhì)插層、鐵電層和底部界面層；

7、位于所述柵疊層遠(yuǎn)離所述控制柵堆疊結(jié)構(gòu)一側(cè)的第一溝道層和第一溝道隔離層；

8、位于所述控制柵堆疊結(jié)構(gòu)遠(yuǎn)離所述底部選通晶體管一側(cè)的頂部選通晶體管。

9、可選的，所述電介質(zhì)插層為al2o3層、sio2層、hfo2層、zro2層或tio2層以及它們的任意組合。

10、可選的，所述電介質(zhì)插層的厚度取值范圍為1?nm～15nm。

11、可選的，所述電介質(zhì)插層的形成工藝為原子層沉積工藝或化學(xué)氣相沉積工藝。

12、可選的，所述底部界面層為sio2層、al2o3層、hfo2層、tio2層或zro2層。

13、可選的，所述鐵電層為hfzro層或hfsio2層。

14、一種基于鐵電場效應(yīng)晶體管的存儲(chǔ)裝置的制作方法，包括：

15、在半導(dǎo)體襯底一側(cè)形成底部選通晶體管；

16、在所述底部選通晶體管遠(yuǎn)離所述半導(dǎo)體襯底一側(cè)形成控制柵堆疊結(jié)構(gòu)，所述控制柵堆疊結(jié)構(gòu)包括：多層交錯(cuò)排布的柵極隔離層和柵電極層，所述控制柵堆疊結(jié)構(gòu)中具有貫穿所述控制柵堆疊結(jié)構(gòu)的第一通道孔；

17、在所述第一通道孔的側(cè)壁形成柵疊層，所述柵疊層包括沿所述控制柵堆疊結(jié)構(gòu)至所述第一通道孔方向?qū)盈B的電介質(zhì)插層、鐵電層和底部界面層；

18、在所述柵疊層遠(yuǎn)離所述控制柵堆疊結(jié)構(gòu)一側(cè)形成第一溝道層和第一溝道隔離層；

19、在所述控制柵堆疊結(jié)構(gòu)遠(yuǎn)離所述底部選通晶體管一側(cè)形成頂部選通晶體管。

20、可選的，所述電介質(zhì)插層為al2o3層、sio2層、hfo2層、zro2層或tio2層以及它們的任意組合；所述電介質(zhì)插層的形成工藝為原子層沉積工藝或化學(xué)氣相沉積工藝。

21、可選的，所述底部界面層為sio2層、al2o3層、hfo2層、tio2層或zro2層。

22、可選的，該制作方法還包括：在頂部選通晶體管形成后，對(duì)頂部選通晶體管形成后的結(jié)構(gòu)進(jìn)行退火，以形成鐵電相；其中，退火溫度取值范圍為300?℃~900?℃，退火時(shí)間取值范圍為10s~300s。

23、本申請(qǐng)實(shí)施例所提供的基于鐵電場效應(yīng)晶體管的多值存儲(chǔ)裝置，在所述鐵電層和所述控制柵堆疊結(jié)構(gòu)之間增加了一層頂部電介質(zhì)插層，所述頂部電介質(zhì)插層位于所述控制柵堆疊結(jié)構(gòu)中的柵電極層和柵疊層中的鐵電層之間，從而可以利用鐵電層自發(fā)極化ps的存在誘導(dǎo)柵電極層向頂部電介質(zhì)插層和鐵電層的界面以及電介質(zhì)插層內(nèi)部的缺陷位點(diǎn)注入電荷，這一部分電荷與第一溝道層向底部界面層和鐵電層界面上的注入電荷極性相反，有利于基于鐵電場效應(yīng)晶體管的存儲(chǔ)裝置形成較大的存儲(chǔ)窗口，從而通過多值存儲(chǔ)來實(shí)現(xiàn)基于鐵電場效應(yīng)晶體管的存儲(chǔ)裝置的高密度存儲(chǔ)，降低每比特成本。

技術(shù)特征：

1.一種基于鐵電場效應(yīng)晶體管的存儲(chǔ)裝置，其特征在于，該存儲(chǔ)裝置包括：

2.根據(jù)權(quán)利要求1所述的存儲(chǔ)裝置，其特征在于，所述電介質(zhì)插層為al2o3層、sio2層、hfo2層、zro2層或tio2層以及它們的任意組合。

3.根據(jù)權(quán)利要求2所述的存儲(chǔ)裝置，其特征在于，所述電介質(zhì)插層的厚度取值范圍為1nm～15nm。

4.根據(jù)權(quán)利要求1所述的存儲(chǔ)裝置，其特征在于，所述電介質(zhì)插層的形成工藝為原子層沉積工藝或化學(xué)氣相沉積工藝。

5.根據(jù)權(quán)利要求1所述的存儲(chǔ)裝置，其特征在于，所述底部界面層為sio2層、al2o3層、hfo2層、tio2層或zro2層。

6.根據(jù)權(quán)利要求1所述的存儲(chǔ)裝置，其特征在于，所述鐵電層為hfxzr1-xo2層或者h(yuǎn)fxsi1-xo2層。

7.一種基于鐵電場效應(yīng)晶體管的存儲(chǔ)裝置的制作方法，其特征在于，包括：

8.根據(jù)權(quán)利要求7所述的制作方法，其特征在于，所述電介質(zhì)插層為al2o3層、sio2層、hfo2層、zro2層或tio2層以及它們的任意組合；所述電介質(zhì)插層的形成工藝為原子層沉積工藝或化學(xué)氣相沉積工藝。

9.根據(jù)權(quán)利要求7所述的制作方法，其特征在于，所述底部界面層為sio2層、al2o3層、hfo2層、tio2層或zro2層。

10.根據(jù)權(quán)利要求7所述的制作方法，其特征在于，該制作方法還包括：在頂部選通晶體管形成后，對(duì)頂部選通晶體管形成后的結(jié)構(gòu)進(jìn)行退火，以形成鐵電相；其中，退火溫度取值范圍為300℃~900℃，退火時(shí)間取值范圍為10s~300s。

技術(shù)總結(jié)
本申請(qǐng)公開了一種基于鐵電場效應(yīng)晶體管的存儲(chǔ)裝置及其制作方法，該存儲(chǔ)裝置包括：半導(dǎo)體襯底；位于所述半導(dǎo)體襯底一側(cè)的底部選通晶體管；位于所述底部選通晶體管遠(yuǎn)離所述半導(dǎo)體襯底一側(cè)的控制柵堆疊結(jié)構(gòu)，所述控制柵堆疊結(jié)構(gòu)包括：多層交錯(cuò)排布的柵極隔離層和柵電極層，所述控制柵堆疊結(jié)構(gòu)中具有貫穿所述控制柵堆疊結(jié)構(gòu)的第一通道孔；位于所述第一通道孔側(cè)壁的柵疊層，所述柵疊層包括沿所述控制柵堆疊結(jié)構(gòu)至所述第一通道孔方向?qū)盈B的電介質(zhì)插層、鐵電層和底部界面層；位于所述柵疊層遠(yuǎn)離所述控制柵堆疊結(jié)構(gòu)一側(cè)的第一溝道層和第一溝道隔離層；位于所述控制柵堆疊結(jié)構(gòu)遠(yuǎn)離所述底部選通晶體管一側(cè)的頂部選通晶體管。該存儲(chǔ)裝置具有較大的存儲(chǔ)窗口。

技術(shù)研發(fā)人員：王曉磊,胡濤,白明凱,柴俊帥,徐昊,王文武,葉甜春
受保護(hù)的技術(shù)使用者：中國科學(xué)院微電子研究所
技術(shù)研發(fā)日：
技術(shù)公布日：2024/12/30