本申請涉及半導體集成電路制造，具體涉及一種存儲器結(jié)構(gòu)及其制造方法。

背景技術：

1、sonos是硅-氧化物-氮化物-氧化物-硅的英文首字母縮寫，是與閃存聯(lián)系較為緊密的非揮發(fā)性存儲器。它與主流閃存的區(qū)別在于，通過使用氮化硅而不是多晶硅，充當存儲材料。它的一個分支是shinos(硅-高電介質(zhì)-氮化物-氧化物-硅)。sonos允許比多晶硅閃存更低的編程電壓和更高的編程-擦除的循環(huán)次數(shù)，是一個較為活躍的開發(fā)研究熱點。

2、相關技術中的sonos存儲單元包括控制柵(cg，control?gate)和選擇柵(sg，select?gate)，其中控制柵用于存儲信息，選擇柵用于用作開關管。

3、隨著芯片面積的不斷縮減，sonos存儲單元的有源區(qū)和控制柵的關鍵尺寸也不斷縮小以提高產(chǎn)品競爭力。但控制柵寬度的縮小會導致閾值電壓窗口下降，產(chǎn)品可靠性無法保證。

技術實現(xiàn)思路

1、本申請?zhí)峁┝艘环N存儲器結(jié)構(gòu)及其制造方法，可以解決相關技術中控制柵寬度的縮小會導致閾值電壓窗口下降的問題。

2、為了解決背景技術中的技術問題，本申請的第一方面提供一種存儲器結(jié)構(gòu)的制造方法，所述存儲器結(jié)構(gòu)的制造方法包括以下步驟：

3、提供半導體基底，所述半導體基底上形成存儲區(qū)堆疊結(jié)構(gòu)，相鄰兩個所述存儲區(qū)堆疊結(jié)構(gòu)之間形成間隔區(qū)；

4、制作覆蓋在所述存儲區(qū)堆疊結(jié)構(gòu)側(cè)壁上的柵間隔離層和覆蓋在半導體基底上的選擇柵氧化層；

5、在所述選擇柵氧化層上制作形成選擇柵多晶硅，所述選擇柵多晶硅位于遠離所述間隔區(qū)的所述存儲區(qū)堆疊結(jié)構(gòu)的一側(cè)；

6、沉積形成第一層間介質(zhì)層，所述存儲區(qū)堆疊結(jié)構(gòu)和所述選擇柵多晶硅位于所述第一層間介質(zhì)層中；

7、刻蝕去除所述存儲區(qū)堆疊結(jié)構(gòu)中的控制柵多晶硅形成容置腔；

8、向所述容置腔中填充金屬形成金屬柵；

9、沉積形成第二層間介質(zhì)層，所述第二層間介質(zhì)層覆蓋所述金屬柵和所述第一層間介質(zhì)層。

10、可選地，所述提供半導體基底，所述半導體基底上形成存儲區(qū)堆疊結(jié)構(gòu)的步驟，包括：

11、提供半導體基底；

12、去除所述半導體基底上表面上的墊氧層；

13、在所述半導體基底的上表面上依次沉積形成ono層、控制柵多晶硅層和控制柵掩膜層；

14、在所述控制柵掩膜層上定義形成存儲區(qū)光刻圖案；

15、基于所述存儲區(qū)光刻圖案刻蝕所述ono層、控制柵多晶硅層和控制柵掩膜層，形成存儲區(qū)堆疊結(jié)構(gòu)，相鄰兩個所述存儲區(qū)堆疊結(jié)構(gòu)之間形成間隔區(qū)。

16、可選地，所述制作覆蓋在所述存儲區(qū)堆疊結(jié)構(gòu)側(cè)壁上的柵間隔離層和覆蓋在半導體基底上的選擇柵氧化層的步驟包括：

17、依照帶有所述存儲區(qū)堆疊結(jié)構(gòu)的半導體基底形貌，在所述半導體基底上依次沉積形成隔離氧化物層和隔離氮化物層；

18、以所述隔離氧化物層作為刻蝕停止層，對所述隔離氮化物層進行干法刻蝕，剩余的隔離氮化物層覆蓋在所述存儲區(qū)堆疊結(jié)構(gòu)的側(cè)壁上；

19、通過濕法工藝去除外露的隔離氧化物層；

20、沉積形成選擇柵氧化層，所述選擇柵氧化層覆蓋在外露的半導體基底上表面和所述隔離氮化物層的側(cè)面上。

21、可選地，所述在所述選擇柵氧化層上制作形成選擇柵多晶硅，所述選擇柵多晶硅位于遠離所述間隔區(qū)的所述存儲區(qū)堆疊結(jié)構(gòu)的一側(cè)的步驟，包括：

22、在所述選擇柵氧化層上沉積選擇柵多晶硅，所述選擇柵多晶硅包裹所述存儲區(qū)堆疊結(jié)構(gòu)；

23、在所述選擇柵多晶硅上沉積形成選擇柵掩膜層；

24、對帶有所述選擇柵掩膜層的選擇柵多晶硅進行第一次自對準干法刻蝕，縱向去除所述選擇柵掩膜層并減薄所述選擇柵多晶硅，使得剩余所述選擇柵多晶硅在縱向上與所述存儲區(qū)堆疊結(jié)構(gòu)齊平；

25、通過濕法刻蝕去除剩余覆蓋在所述選擇柵多晶硅側(cè)面的選擇柵掩膜層；

26、對剩余的選擇柵多晶硅進行第二次自對準干法刻蝕，在縱向上減薄所述選擇柵多晶硅，使得剩余所述選擇柵多晶硅在縱向上的高度低于與所述存儲區(qū)堆疊結(jié)構(gòu)；

27、去除位于所述間隔區(qū)位置處的選擇柵多晶硅，剩余的選擇柵多晶硅位于遠離所述間隔區(qū)的所述存儲區(qū)堆疊結(jié)構(gòu)的側(cè)壁位置處。

28、可選地，在所述選擇柵氧化層上制作形成選擇柵多晶硅，所述選擇柵多晶硅位于遠離所述間隔區(qū)的所述存儲區(qū)堆疊結(jié)構(gòu)的一側(cè)的步驟完成后，所述沉積形成第一層間介質(zhì)層，所述存儲區(qū)堆疊結(jié)構(gòu)和所述選擇柵多晶硅位于所述第一層間介質(zhì)層中的步驟進行前，還進行以下步驟：

29、在所述存儲區(qū)堆疊結(jié)構(gòu)外露的側(cè)壁上和所述選擇柵多晶硅外露的側(cè)壁上制作形成側(cè)墻；

30、在所述選擇柵多晶硅的上表面和所述半導體基底外露的上表面制作形成金屬硅化物阻擋層；

31、毯式沉積鉑鎳合金層。

32、可選地，所述沉積形成第一層間介質(zhì)層，所述存儲區(qū)堆疊結(jié)構(gòu)和所述選擇柵多晶硅位于所述第一層間介質(zhì)層中的步驟，包括：

33、在所述鎳鉑合金層上沉積形成第一層間介質(zhì)層，所述存儲區(qū)堆疊結(jié)構(gòu)和所述選擇柵多晶硅位于所述第一層間介質(zhì)層中；

34、通過化學機械研磨工藝使得所述第一層間介質(zhì)層的上表面平坦化至存儲區(qū)堆疊結(jié)構(gòu)的上表面外露。

35、為了解決背景技術中的技術問題，本申請的第二方面提供一種存儲器結(jié)構(gòu)，所述存儲器結(jié)構(gòu)通過本申請第一方面所述的存儲器結(jié)構(gòu)的制造方法制造而成。

36、本申請技術方案，至少包括如下優(yōu)點：本申請?zhí)峁┑拇鎯ζ鹘Y(jié)構(gòu)的制造方法及其制造的存儲器結(jié)構(gòu)，能夠消除控制柵多晶硅損耗效應，提高電壓操作時電場強度增加和控制柵多晶硅閾值電壓窗口，提高器件的可靠性。

技術特征：

1.一種存儲器結(jié)構(gòu)的制造方法，其特征在于，所述存儲器結(jié)構(gòu)的制造方法包括以下步驟：

2.如權(quán)利要求1所述的存儲器結(jié)構(gòu)的制造方法，其特征在于，所述提供半導體基底，所述半導體基底上形成存儲區(qū)堆疊結(jié)構(gòu)的步驟，包括：

3.如權(quán)利要求1所述的存儲器結(jié)構(gòu)的制造方法，其特征在于，所述制作覆蓋在所述存儲區(qū)堆疊結(jié)構(gòu)側(cè)壁上的柵間隔離層和覆蓋在半導體基底上的選擇柵氧化層的步驟包括：

4.如權(quán)利要求1所述的存儲器結(jié)構(gòu)的制造方法，其特征在于，所述在所述選擇柵氧化層上制作形成選擇柵多晶硅，所述選擇柵多晶硅位于遠離所述間隔區(qū)的所述存儲區(qū)堆疊結(jié)構(gòu)的一側(cè)的步驟，包括：

5.如權(quán)利要求1所述的存儲器結(jié)構(gòu)的制造方法，其特征在于，在所述選擇柵氧化層上制作形成選擇柵多晶硅，所述選擇柵多晶硅位于遠離所述間隔區(qū)的所述存儲區(qū)堆疊結(jié)構(gòu)的一側(cè)的步驟完成后，所述沉積形成第一層間介質(zhì)層，所述存儲區(qū)堆疊結(jié)構(gòu)和所述選擇柵多晶硅位于所述第一層間介質(zhì)層中的步驟進行前，還進行以下步驟：

6.如權(quán)利要求5所述的存儲器結(jié)構(gòu)的制造方法，其特征在于，所述沉積形成第一層間介質(zhì)層，所述存儲區(qū)堆疊結(jié)構(gòu)和所述選擇柵多晶硅位于所述第一層間介質(zhì)層中的步驟，包括：

7.一種存儲器結(jié)構(gòu)，其特征在于，所述存儲器結(jié)構(gòu)通過權(quán)利要求1至6中任意一項所述的存儲器結(jié)構(gòu)的制造方法制造而成。

技術總結(jié)
本申請涉及半導體集成電路制造技術領域，具體涉及一種存儲器結(jié)構(gòu)及其制造方法。該方法包括以下步驟：提供半導體基底，半導體基底上形成存儲區(qū)堆疊結(jié)構(gòu)，相鄰兩個存儲區(qū)堆疊結(jié)構(gòu)之間形成間隔區(qū)；制作覆蓋在存儲區(qū)堆疊結(jié)構(gòu)側(cè)壁上的柵間隔離層和覆蓋在半導體基底上的選擇柵氧化層；在選擇柵氧化層上制作形成選擇柵多晶硅，選擇柵多晶硅位于遠離間隔區(qū)的存儲區(qū)堆疊結(jié)構(gòu)的一側(cè)；沉積形成第一層間介質(zhì)層，存儲區(qū)堆疊結(jié)構(gòu)和選擇柵多晶硅位于第一層間介質(zhì)層中；刻蝕去除存儲區(qū)堆疊結(jié)構(gòu)中的控制柵多晶硅形成容置腔；向容置腔中填充金屬形成金屬柵；沉積形成第二層間介質(zhì)層，第二層間介質(zhì)層覆蓋金屬柵和第一層間介質(zhì)層。

技術研發(fā)人員：陳昊瑜,劉政紅,黃冠群,齊瑞生
受保護的技術使用者：上海華力集成電路制造有限公司
技術研發(fā)日：
技術公布日：2025/1/2