專利名稱:電壓箝位電路、半導(dǎo)體芯片和電壓箝位方法
技術(shù)領(lǐng)域：
示例實(shí)施例可涉及電路和/或半導(dǎo)體芯片。例如，示例實(shí)施例可涉及電壓箝位電 路，其可以在半導(dǎo)體芯片的電路內(nèi)部的節(jié)點(diǎn)處箝位電壓。示例實(shí)施例可以包括MOS晶體管 和/或具有其的半導(dǎo)體芯片。
背景技術(shù)：
在現(xiàn)有技術(shù)中，當(dāng)集成半導(dǎo)體芯片時(shí)，由于靜電，所以電流可能由配線通過襯墊引 入。該電流可能導(dǎo)致錯(cuò)誤和/或損壞半導(dǎo)體芯片。為了保護(hù)半導(dǎo)體芯片內(nèi)部的電路免受靜 電放電(ESD)的影響或類似的情況，半導(dǎo)體芯片可以包括ESD保護(hù)電路。ESD保護(hù)電路可被 布置在半導(dǎo)體芯片中的襯墊附近和/或可位于襯墊和半導(dǎo)體芯片的電路之間。因此，當(dāng)通 過襯墊引入由靜電產(chǎn)生的電流時(shí)，ESD保護(hù)電路可以對(duì)該電流放電，由此抑制對(duì)半導(dǎo)體芯片 中的電路的損壞。
為了抑制在傳統(tǒng)半導(dǎo)體芯片中的電路上的節(jié)點(diǎn)處的電壓變化，可以使用箝位元 件。箝位元件可以箝位節(jié)點(diǎn)處的電壓?？梢杂山饘傺趸锇雽?dǎo)體(M0Q和/或硅可控整流 器(SCR)構(gòu)成的箝位元件可執(zhí)行快反向(snapback)操作。
當(dāng)由于靜電而在半導(dǎo)體芯片中的電路上的節(jié)點(diǎn)處發(fā)生電壓變化時(shí)，內(nèi)部電路可能 發(fā)生故障。例如，電壓變化可以損壞相對(duì)薄的柵極氧化物。
圖1是傳統(tǒng)的電平移動(dòng)器(shifter)的示例。參照?qǐng)D1，電平移動(dòng)器可以改變輸 入信號(hào)的電壓并輸出改變后的電壓。電平移動(dòng)器可以由PMOS晶體管Pl和P2、NM0S晶體管 Nl和N2和/或反相器11構(gòu)成。
PMOS晶體管Pl和P2可具有鎖存器結(jié)構(gòu)，并且可彼此連接。PMOS晶體管Pl的柵 電極可以連接到PMOS晶體管P2的漏電極，并且PMOS晶體管P2的柵電極可以連接到PMOS 晶體管Pl的漏電極。PMOS晶體管Pl和P2的源電極可以連接到升壓電壓Vp。
NMOS晶體管m的柵電極可連接到輸入信號(hào)Vin，NMOS晶體管N2的柵電極可連接 到反相信號(hào)vin。NMOS晶體管m和N2的漏電極可分別連接到PMOS晶體管Pl和P2，并且 NMOS晶體管附和N2的源電極可連接到接地電壓GND。
當(dāng)輸入信號(hào)Vin從低電平轉(zhuǎn)變?yōu)楦唠娖綍r(shí)，NMOS晶體管m可導(dǎo)通，而NMOS晶體管 N2可截止。在此例中，節(jié)點(diǎn)(a)處的電壓轉(zhuǎn)變?yōu)榈碗娖?，并且可施加到PMOS晶體管P2的 柵電極，由此導(dǎo)通PMOS晶體管P2。另外，節(jié)點(diǎn)(b)處的電壓轉(zhuǎn)變?yōu)楦唠娖?，并且可施加?PMOS晶體管Pl的柵電極，由此截止PMOS晶體管Pl。結(jié)果，可提供在節(jié)點(diǎn)(b)處的升壓電 壓Vp作為輸出信號(hào)V。ut。
當(dāng)輸入信號(hào)Vin從高電平轉(zhuǎn)變?yōu)榈碗娖綍r(shí)，NMOS晶體管N2可導(dǎo)通，并且NMOS晶體 管m可截止。在這個(gè)示例中，節(jié)點(diǎn)(b)處的電壓轉(zhuǎn)變?yōu)榈碗娖?，且可施加到PMOS晶體管Pi 的柵電極，由此導(dǎo)通PMOS晶體管P1。另外，節(jié)點(diǎn)(a)處的電壓轉(zhuǎn)變?yōu)楦唠娖?，且可施加?PMOS晶體管P2的柵電極，由此截止PMOS晶體管P2。結(jié)果，可提供節(jié)點(diǎn)(b)處的接地電壓 GND作為輸出信號(hào)V。ut。[0010]可以是電平移動(dòng)器的輸出電壓V。ut的節(jié)點(diǎn)(b)處的電壓可以作為升壓電壓Vp的高 電平電壓輸出或以更穩(wěn)定的方式作為接地電壓GND的低電平電壓輸出。另外，半導(dǎo)體芯片 可以包括用于穩(wěn)定圖1中的節(jié)點(diǎn)(b)處的電壓的電路。
然而，額外的箝位電路可能增加半導(dǎo)體芯片的尺寸。并且，箝位由ESD產(chǎn)生的相對(duì) 高的電壓的箝位電路可能需要大的設(shè)計(jì)規(guī)則，這可能限制半導(dǎo)體芯片的尺寸減小。
發(fā)明內(nèi)容
示例實(shí)施例從下列詳細(xì)說明書、附圖和相關(guān)權(quán)利要求
中更加完整清楚。
示例實(shí)施例提供可箝位節(jié)點(diǎn)處的電壓的電壓箝位電路。電壓箝位電路可包括在半 導(dǎo)體芯片電路中包括的MOS晶體管、和具有其的半導(dǎo)體芯片。
根據(jù)至少一個(gè)示例實(shí)施例，箝位電路可包括第一電路的MOS晶體管和電容性元 件。MOS晶體管的第一電極可連接到第一節(jié)點(diǎn)，MOS晶體管的第二電極可連接到接地電壓。 電容性元件可連接在第一襯墊和MOS晶體管之間，電容性元件可存儲(chǔ)控制電壓以響應(yīng)于靜 電放電而導(dǎo)通MOS晶體管。例如，箝位電路可將第一電路的第一節(jié)點(diǎn)處的電壓箝位到穩(wěn)定 電平，并且第一電路可通過第一襯墊發(fā)送和/或接收信號(hào)。
在至少一個(gè)示例實(shí)施例中，響應(yīng)于靜電放電(ESD)箝位第一電路的第一節(jié)點(diǎn)處的 電壓的方法可包括響應(yīng)于ESD，在連接到電路的MOS晶體管的電容中存儲(chǔ)電壓，以及通過 利用響應(yīng)于ESD而存儲(chǔ)的電壓來導(dǎo)通MOS晶體管，從而箝位第一節(jié)點(diǎn)處的電壓。
在示例實(shí)施例中，可以提供用于將電路第一節(jié)點(diǎn)處的電壓箝位到穩(wěn)定電平的箝位 電路。示例箝位電路可位于半導(dǎo)體芯片內(nèi)，并且可包括MOS晶體管和電容性元件。MOS晶體 管可被包括在通過襯墊發(fā)送/接收信號(hào)的電路中，其可具有連接到需要箝位的第一節(jié)點(diǎn)的 第一電極以及連接到接地電壓的第二電極。電容性元件可連接在襯墊和MOS晶體管之間， 并且可存儲(chǔ)響應(yīng)于ESD的發(fā)生而導(dǎo)通MOS晶體管的控制電壓。
在示例實(shí)施例中，MOS晶體管可以是柵極耦合NMOS (GCNMOS)。根據(jù)此示例實(shí)施例， 電容性元件可連接在襯墊和MOS晶體管的柵電極之間。
在示例實(shí)施例中，電容性元件可以是電容器。
在另一示例實(shí)施例中，電路可以是包括一對(duì)PMOS晶體管和一對(duì)NMOS晶體管的電 平移動(dòng)器。PMOS晶體管可形成鎖存器結(jié)構(gòu)。一對(duì)NMOS晶體管可分別連接到PMOS晶體管。 另外，示例箝位電路的MOS晶體管可以是NMOS晶體管中的一個(gè)，NMOS晶體管的第一電極可 連接到電平移動(dòng)器的輸出節(jié)點(diǎn)，其第二電極可連接到接地電壓。
在示例實(shí)施例中，電平移動(dòng)器的輸出節(jié)點(diǎn)可輸出第一節(jié)點(diǎn)處的電壓。
在示例實(shí)施例中，可在第二節(jié)點(diǎn)和接地電壓之間連接壓降電路。第二節(jié)點(diǎn)可連接 到MOS晶體管的柵電極和/或電容性元件。
根據(jù)另一示例實(shí)施例，可提供包括一個(gè)或多個(gè)襯墊和通過襯墊發(fā)送/接收信號(hào)的 第一內(nèi)部電路的半導(dǎo)體芯片。第一電路可包括MOS晶體管，其第一電極可連接到需要箝位 的第一節(jié)點(diǎn)，第二電極可連接到接地電壓，并且其可輸出第一節(jié)點(diǎn)處的電壓作為信號(hào)。另 外，電容性元件可連接在襯墊和MOS晶體管之間，并且可存儲(chǔ)控制電壓?？刂齐妷嚎稍贓SD 發(fā)生期間導(dǎo)通MOS晶體管。
根據(jù)另一示例實(shí)施例，可提供響應(yīng)于靜電放電(ESD)而箝位第一電路的第一節(jié)點(diǎn)的電壓的方法，該方法包括響應(yīng)于ESD在連接到電路的MOS晶體管的電容中存儲(chǔ)電壓，和通 過利用響應(yīng)于ESD而存儲(chǔ)的電壓來導(dǎo)通MOS晶體管，從而箝位第一節(jié)點(diǎn)處的電壓。


通過參考附圖的詳細(xì)示例實(shí)施例的描述，本發(fā)明將變得更清楚，附圖中
圖1是說明在半導(dǎo)體芯片中包括的傳統(tǒng)電平移動(dòng)器的電路圖；
圖2是說明根據(jù)示例實(shí)施例的箝位電路的電路圖；
圖3是說明根據(jù)示例實(shí)施例的電平移動(dòng)器/箝位電路的電路圖，其中圖1的電路 1可以是電平移動(dòng)器；
圖4是說明根據(jù)示例實(shí)施例的半導(dǎo)體芯片的框圖；以及
圖5A和圖5B是說明與傳統(tǒng)器件相比，根據(jù)示例實(shí)施例的箝位電路的操作結(jié)果的 圖。
具體實(shí)施方式
在此公開了具體的例證性實(shí)施例。然而，在此公開的具體結(jié)構(gòu)和功能細(xì)節(jié)僅僅為 了描述示例實(shí)施例的目的。然而，在此公開的示例可以以許多替代形式實(shí)現(xiàn)，且不應(yīng)該被解 釋為限于在此闡述的實(shí)施例。
因此，雖然示例實(shí)施例具有多種變體和替代形式，其實(shí)施例可通過示例方式在附 圖中示出，且將在此詳細(xì)描述。然而應(yīng)當(dāng)理解，不意圖將示例實(shí)施例限制到所公開的具體 形式，而是相反地，示例實(shí)施例將覆蓋落入在這些實(shí)施例范圍內(nèi)的所有修改、等價(jià)物和替代 物。貫穿附圖的描述中，相同的附圖標(biāo)記表示相同的元件。
將會(huì)理解，雖然這里可以使用術(shù)語第一、第二等來描述多個(gè)元件，但這些元件不應(yīng) 該被這些術(shù)語所限制。這些術(shù)語僅僅用于把一個(gè)元件與另一元件區(qū)分開。例如，在不脫離 本發(fā)明的示例實(shí)施例的情況下，第一元件可以被稱作第二元件，類似地，第二元件可以被稱 作第一元件。如這里所用的，術(shù)語“和/或”包括相關(guān)列出術(shù)語的任何一個(gè)和所有組合。
將理解的是，當(dāng)元件被稱作“連接”或“耦連”到另一元件時(shí)，其可以直接連接或耦 連到另一元件或者可以存在中間元件。相反地，當(dāng)元件被稱作“直接連接”或“直接耦連” 到另一元件時(shí)，不存在中間元件。應(yīng)當(dāng)以相同的方式解釋用來描述元件之間關(guān)系的其它詞 (例如“之間”和“直接之間”，“鄰接”和“直接鄰接”等)。
這里使用的術(shù)語僅僅是用于描述具體實(shí)施例的目的，并不意圖成為示例實(shí)施例的 限制。如這里所用的，單數(shù)形式“一個(gè)”和“這個(gè)”意圖包括多種形式，除非上下文清楚地表 示其它。還將理解，術(shù)語“由…構(gòu)成”、“包含”、“包括”和/或“由…組成”，當(dāng)在這里使用時(shí)， 說明存在所述的特征、整數(shù)、步驟、操作、元件和/或部件，但是不排除存在或附加有一個(gè)或 多個(gè)其它整數(shù)、步驟、操作、元件、部件和/或它們的組合。
應(yīng)該注意在某些替代實(shí)施方式中，功能/動(dòng)作可以不按照附圖所示的順序來發(fā) 生。例如，根據(jù)所涉及的功能/動(dòng)作，以連續(xù)方式示出的兩幅圖實(shí)際上可以基本同時(shí)執(zhí)行， 或有時(shí)可以按相反順序執(zhí)行。
在下文中，將通過參考附圖解釋示例實(shí)施例來詳細(xì)地描述示例實(shí)施例。附圖中相 同的附圖標(biāo)記表示相同的元件。[0037]圖2是說明根據(jù)示例實(shí)施例的箝位電路的電路圖。箝位電路可響應(yīng)于靜電放電 (ESD)或類似情況，在半導(dǎo)體芯片的電路10的第一節(jié)點(diǎn)處箝位電壓。箝位電路可以抑制在 第一節(jié)點(diǎn)(e)處的電壓的升高和/或錯(cuò)誤地輸出到外部電路。如圖2中所示，箝位電路可 包括MOS晶體管mi和/或電容性元件C。在至少一個(gè)實(shí)施例中，電容性元件C可以是電容 器；然而，可使用任何電容性元件。例如，在某些情況下可以使用P-N結(jié)(例如二極管)和 金屬氧化物半導(dǎo)體結(jié)構(gòu)(例如MOS電容器)作為電容性元件，以及幾乎任何晶體管。
電路10可通過輸入/輸出襯墊PAD發(fā)送和接收信號(hào)。半導(dǎo)體芯片的電路10可包 括NMOS晶體管mi。NMOS晶體管mi的第一電極可連接到第一節(jié)點(diǎn)(e)，第二電極可連接 到電壓Vss。NMOS晶體管mi的第二電極也可以連接到接地節(jié)點(diǎn)。電容性元件C可連接在 輸入/輸出襯墊PAD和NMOS晶體管mi的柵電極之間。
電路10可以把電壓信號(hào)V。ut通過第一節(jié)點(diǎn)(e)輸出到外部電路。當(dāng)ESD發(fā)生時(shí)， 正電荷可以被引入到第一節(jié)點(diǎn)(e)以升高第一節(jié)點(diǎn)處的電壓。在此示例中，由于相對(duì)高電 壓(例如超過操作電壓范圍的電壓)的引入，接收來自第一節(jié)點(diǎn)(e)的電壓信號(hào)的電路可 能發(fā)生故障。另外，相對(duì)高的電壓會(huì)損壞柵極氧化層。根據(jù)示例實(shí)施例，在箝位電路中，當(dāng) 發(fā)生ESD時(shí)，可抑制第一節(jié)點(diǎn)處的電壓上升。例如，箝位電路可導(dǎo)通電路10的NMOS晶體管 Nll0因此，NMOS晶體管Nll可用作下拉晶體管，減小第一節(jié)點(diǎn)(e)處的電壓。
NMOS晶體管Nll可響應(yīng)于ESD而導(dǎo)通，由此下拉第一節(jié)點(diǎn)(e)處的電壓。電容性 元件C可存儲(chǔ)控制電壓以導(dǎo)通NMOS晶體管mi。電容性元件C可連接在輸入/輸出襯墊 PAD和NMOS晶體管m 1的柵電極之間。從輸入/輸出襯墊PAD引入的正電荷可通過節(jié)點(diǎn) (d)、經(jīng)由電容性元件C和壓降電路20而傳輸?shù)浇拥毓?jié)點(diǎn)。壓降電路20可連接在第二節(jié)點(diǎn) (f)和接地節(jié)點(diǎn)Vss之間，在第二節(jié)點(diǎn)(f)處連接NMOS晶體管mi的柵電極和電容性元件 C。例如，壓降電路20可以包括電阻元件，以在電流流過時(shí)得到壓降。
通過輸入/輸出襯墊PAD傳輸?shù)恼姾煽山?jīng)由壓降電路20傳輸?shù)浇拥毓?jié)點(diǎn)Vss， 并且對(duì)應(yīng)于壓降電路20處的壓降的電壓可被施加到第二節(jié)點(diǎn)(f)。因?yàn)殡娙菪栽﨏可連 接在NMOS晶體管mi的柵電極及其第一電極(連接到第一節(jié)點(diǎn)(e)的電極)之間，電容性 元件C可以存儲(chǔ)足夠的電壓以導(dǎo)通NMOS晶體管m 1。在這個(gè)示例中，可認(rèn)為電容性元件C 的電容相對(duì)較小。
根據(jù)上述圖2，當(dāng)ESD發(fā)生時(shí)，響應(yīng)于正電荷的引入，可在電容性元件C中存儲(chǔ)用 來導(dǎo)通NMOS晶體管mi的控制電壓。結(jié)果，當(dāng)ESD發(fā)生時(shí)，NMOS晶體管Nll可保持導(dǎo)通狀 態(tài)，并且可減小存儲(chǔ)電容性元件C中的控制電壓。另外，施加到NMOS晶體管mi的柵電極 的電壓可降低，由此抑制對(duì)柵極氧化層的損壞。
NMOS晶體管Nll可響應(yīng)于控制電壓而導(dǎo)通。當(dāng)發(fā)生ESD時(shí)，由于NMOS晶體管Nll 可用作下拉晶體管，所以可以以穩(wěn)定方式來箝位第一節(jié)點(diǎn)(e)處的電壓。因?yàn)樵陔娐分邪?括的NMOS晶體管可以用作NMOS晶體管mi，不需要用于箝位第一節(jié)點(diǎn)(e)的額外電路元 件。
圖3是說明根據(jù)示例實(shí)施例的電平移動(dòng)器/箝位電路的電路圖。如圖3中所示， 電平移動(dòng)器10是圖2的電路10的示例。電平移動(dòng)器10可以包括PMOS晶體管Pll和P12、 NMOS晶體管Nll和附2、和/或反相器111。電平移動(dòng)器10的操作可類似于圖1中描述的 電平移動(dòng)器的操作，由此為了簡短，這里將省略其詳細(xì)說明。[0045]如圖3中所示，節(jié)點(diǎn)(g)可連接到PMOS晶體管P12的柵極，第一節(jié)點(diǎn)(e)可連接 到PMOS晶體管Pll的柵極，并且PMOS晶體管Pll和P12可以形成鎖存器結(jié)構(gòu)。第一節(jié)點(diǎn) (e)可連接到電平移動(dòng)器10的輸出節(jié)點(diǎn)，由此第一節(jié)點(diǎn)(e)處的電壓可作為電壓V。ut輸出。
NMOS晶體管m 1的第一電極可連接到電平移動(dòng)器10的輸出電壓，第二電極可以連 接到接地電壓Vss。電容性元件C可連接在NMOS晶體管Nll和輸入/輸出襯墊PAD之間。 電容性元件C可連接在NMOS晶體管Nll的柵電極和輸入/輸出襯墊PAD之間。在第二節(jié) 點(diǎn)(f)和接地電壓Vss之間還可包括壓降電路20，在第二節(jié)點(diǎn)(f)處連接NMOS晶體管Nll 和電容性元件C。壓降電路20可以是在電流流過時(shí)降低電壓的電阻電路。
當(dāng)施加輸入電壓Vin時(shí)，具有基于電平移動(dòng)器的操作的電壓可以作為電壓V。ut輸 出。然而，由ESD產(chǎn)生的電荷可以通過其中引入了升壓電壓Vp的輸入/輸出襯墊PAD經(jīng)由 節(jié)點(diǎn)(d)引入。在此示例中，由于引入電荷，第一節(jié)點(diǎn)(e)處的電壓可以升高。根據(jù)示例實(shí) 施例，在箝位電路中，NMOS晶體管Nll可用作下拉晶體管，由此降低在連接到NMOS晶體管 Nll的第一電極的第一節(jié)點(diǎn)(e)處電壓。
可由ESD產(chǎn)生且可通過節(jié)點(diǎn)(d)傳輸?shù)碾姾煽梢越?jīng)由電容性元件C和壓降電路20 而傳輸?shù)浇拥仉妷篤ss。對(duì)應(yīng)于壓降電路20處的壓降的電壓可被施加到第二節(jié)點(diǎn)(f)。電 容性元件C可存儲(chǔ)能夠?qū)∟MOS晶體管mi的控制電壓。結(jié)果，在ESD發(fā)生期間，可在電 容性元件C中存儲(chǔ)控制電壓，NMOS晶體管Nll可導(dǎo)通，并且可箝位在第一節(jié)點(diǎn)(e)處的電壓。
電容性元件C可存儲(chǔ)足以導(dǎo)通NMOS晶體管Nll的電荷，因此電容性元件C的電容 可相對(duì)較小。另外，由于電平移動(dòng)器10內(nèi)部的NMOS晶體管Nll可用作箝位電路，因此，示 例實(shí)施例可減小芯片尺寸。此外，當(dāng)電壓上升時(shí)，例如當(dāng)ESD發(fā)生時(shí)，NMOS晶體管Nll可導(dǎo) 通，由此執(zhí)行開關(guān)操作。否則，NMOS晶體管Nll可執(zhí)行電平移動(dòng)器10的一般操作。
圖4是說明根據(jù)示例實(shí)施例的半導(dǎo)體芯片的框圖。參考圖4，半導(dǎo)體芯片包括 NOR (或非)門，其可接收數(shù)據(jù)信號(hào)DATA和/或?qū)懯鼓苄盘?hào)W_EN以執(zhí)行或非操作；以及電 平移動(dòng)器/箝位電路100可從NOR門接收輸入信號(hào)Vin，并輸出信號(hào)V。ut。例如，電平移動(dòng)器 /箝位電路100可以與圖3的電平移動(dòng)器/箝位電路100相同。
作為半導(dǎo)體芯片中包括的電路的示例，在圖4中示出可寫/可擦除存儲(chǔ)器件，例如 電可擦除可編程只讀存儲(chǔ)器(EEPROM) 200。可通過第一襯墊PADl和第二襯墊PAD2傳輸控 制信號(hào)?？蓪⒖刂菩盘?hào)分別通過第一開關(guān)111和第二開關(guān)112傳輸?shù)娇刂崎TCG和電平移 動(dòng)器/箝位電路100。例如，第一和第二開關(guān)可以是附加的MOS晶體管、傳輸門或任何合適 的開關(guān)器件。
當(dāng)由ESD生成的電荷通過第二襯墊PAD2引入時(shí)，可以類似于參考圖3所描述的相 同方式進(jìn)行箝位操作。因此，電平移動(dòng)器/箝位電路100的輸出電壓v。ut可以通過壓降來 輸出。在電平移動(dòng)器/箝位電路100中，作為箝位元件的NMOS晶體管可執(zhí)行下拉操作，由 此箝位輸出信號(hào)V。ut到接地電壓。
為了 EEPROM 200的擦除和讀取操作，可向EEPROM 200的控制門CG施加電源電 壓，還可以向EEPROM 200的擦除門EG施加OV的電壓。當(dāng)執(zhí)行擦除和讀取操作時(shí)，由于可 能的ESD，電平移動(dòng)器/箝位電路100的輸出電壓V。ut可能增加，EEPROM 200可能發(fā)生故 障，例如，EEPROM 200可以以擦除或讀取模式進(jìn)行數(shù)據(jù)編程。然而，當(dāng)使用在如上所述的電8平移動(dòng)器中包括的MOS晶體管來配置箝位電路時(shí)，電平移動(dòng)器/箝位電路100的輸出電壓 Vout可以被以穩(wěn)定方式箝位，由此抑制EEPROM 200的故障。
圖5A和圖5B是根據(jù)示例實(shí)施例說明與傳統(tǒng)器件相比的箝位電路的工作結(jié)果的 圖。
在圖5A和圖5B的圖中，可相對(duì)于時(shí)間軸示出在圖3的節(jié)點(diǎn)(d)、(e)、(f)處的電壓變化。
圖5A可描述當(dāng)在電平移動(dòng)器中不包括電容性元件C時(shí)，由于ESD，在每個(gè)節(jié)點(diǎn)處 的電壓變化。參考圖5A，當(dāng)由ESD生成的電荷通過襯墊引入時(shí)，節(jié)點(diǎn)(d)處的電壓可上升。 另外，因?yàn)楣?jié)點(diǎn)(f)在正常操作中可具有相對(duì)低的電壓，所以圖3的NMOS晶體管Nll可保 持截止?fàn)顟B(tài)。另外，在這個(gè)示例中，節(jié)點(diǎn)(e)處的電壓可上升約20V。
圖5B可示出當(dāng)電容性元件C連接到電平移動(dòng)器中的MOS晶體管的柵電極時(shí)，由于 ESD引起的節(jié)點(diǎn)處的電壓變化。參考圖5B，可引入由ESD生成的電荷，從而增加節(jié)點(diǎn)(d)處 的電壓。響應(yīng)于該電荷，可在電容性元件C中存儲(chǔ)控制電壓。
節(jié)點(diǎn)(f)處的電壓可施加到MOS晶體管的柵電極，由此MOS晶體管可導(dǎo)通。然后， 節(jié)點(diǎn)(e)可通過MOS晶體管的下拉操作而被箝位，由此將節(jié)點(diǎn)(e)處的電壓降低到大約0V。 結(jié)果，可輸出被箝位到穩(wěn)定電平后的電平移動(dòng)器的輸出電壓V。ut。這可防止內(nèi)部電路接收到 不穩(wěn)定的電壓V。ut。
在示例實(shí)施例中，通過使用在半導(dǎo)體芯片的內(nèi)部電路中包括的MOS晶體管，可實(shí) 現(xiàn)箝位電路。因此，可不需要額外的元件，由此減小了芯片尺寸。另外，可以以更穩(wěn)定的方 式進(jìn)行箝位操作。
在已經(jīng)討論了一些實(shí)施例的情況下，很顯然這些實(shí)施例可以以多種方式變化。這 些變化不被認(rèn)為是脫離了示例實(shí)施例的精神和范圍，并且意圖將所有修改包括在示例實(shí)施 例的范圍內(nèi)。
優(yōu)先權(quán)聲明
本申請(qǐng)?jiān)?5U. S. C. § 119下面要求2006年1月6日申請(qǐng)的韓國專利申請(qǐng) 10-2006-0001668的優(yōu)先權(quán)，其全部內(nèi)容以引用的形式并入本文。
權(quán)利要求
1.一種箝位在第一電路的第一節(jié)點(diǎn)處的電壓的箝位電路，該第一電路通過第一襯墊發(fā) 送和/或接收信號(hào)，該箝位電路包括第一電路的MOS晶體管，該MOS晶體管的第一電極連接到第一節(jié)點(diǎn)，并且該MOS晶體管 的第二電極連接到接地電壓；以及在第一襯墊和MOS晶體管之間連接的電容性元件，該電容性元件存儲(chǔ)用來響應(yīng)于靜電 放電而導(dǎo)通MOS晶體管的控制電壓，其中所述第一電路是電平移動(dòng)器，其包括形成鎖存器結(jié)構(gòu)的一對(duì)PMOS晶體管和連接 到PMOS晶體管的一對(duì)NMOS晶體管，其中所述MOS晶體管是所述一對(duì)NMOS晶體管中的一個(gè)。
2.如權(quán)利要求
1所述的箝位電路，其中 所述MOS晶體管是柵極耦合NMOS晶體管；以及所述電容性元件被連接在第一襯墊和柵極耦合NMOS晶體管的柵電極之間。
3.如權(quán)利要求
1所述的箝位電路，其中所述電容性元件是電容器。
4.如權(quán)利要求
1所述的箝位電路，其中 所述第一節(jié)點(diǎn)是電平移動(dòng)器的輸出節(jié)點(diǎn)。
5.如權(quán)利要求
4所述的箝位電路，其中所述電平移動(dòng)器的輸出節(jié)點(diǎn)輸出第一節(jié)點(diǎn)處的 電壓。
6.如權(quán)利要求
1所述的箝位電路，其中 在第二節(jié)點(diǎn)和接地電壓之間連接壓降電路；以及所述第二節(jié)點(diǎn)是MOS晶體管和電容性元件被連接的位置。
7.一種半導(dǎo)體芯片包括箝位在第一電路的第一節(jié)點(diǎn)處的電壓的箝位電路，該第一電路通過第一襯墊發(fā)送和/ 或接收信號(hào)；以及 第二襯墊，其中， 該箝位電路包括第一電路的MOS晶體管，該MOS晶體管的第一電極連接到第一節(jié)點(diǎn)，并且該MOS晶體管 的第二電極連接到接地電壓；以及在第一襯墊和MOS晶體管之間連接的電容性元件，該電容性元件存儲(chǔ)用來響應(yīng)于靜電 放電而導(dǎo)通MOS晶體管的控制電壓，其中所述第一電路是電平移動(dòng)器，其包括形成鎖存器結(jié)構(gòu)的一對(duì)PMOS晶體管和連接 到PMOS晶體管的一對(duì)NMOS晶體管，并且所述第一電路將第一節(jié)點(diǎn)處的電壓作為電壓信號(hào) 而輸出到第二電路，其中所述MOS晶體管是所述一對(duì)NMOS晶體管中的一個(gè)。
8.如權(quán)利要求
7所述的半導(dǎo)體芯片，其中 所述MOS晶體管是柵極耦合NMOS晶體管；以及所述電容性元件被連接在第一襯墊和柵極耦合NMOS晶體管的柵電極之間。
9.如權(quán)利要求
7所述的半導(dǎo)體芯片，其中 所述第一節(jié)點(diǎn)是電平移動(dòng)器的輸出節(jié)點(diǎn)。
10.如權(quán)利要求
9所述的半導(dǎo)體芯片，其中所述電平移動(dòng)器輸出第一節(jié)點(diǎn)處的電壓。
11.如權(quán)利要求
7所述的半導(dǎo)體芯片，其中在第二節(jié)點(diǎn)和接地電壓之間連接壓降電路；以及 所述第二節(jié)點(diǎn)是MOS晶體管和電容性元件被連接的位置。
12.如權(quán)利要求
7所述的半導(dǎo)體芯片，還包括 連接在第二襯墊和第二電路之間的第一開關(guān)；連接在第一襯墊和箝位電路之間的第二開關(guān)；以及 連接到箝位電路的輸入的邏輯門。
13.如權(quán)利要求
12所述的半導(dǎo)體芯片，其中所述第一開關(guān)將控制信號(hào)傳送到第二電路 的輸入。
14.如權(quán)利要求
12所述的半導(dǎo)體芯片，其中所述第二開關(guān)將控制信號(hào)傳送到箝位電路。
15.如權(quán)利要求
12所述的半導(dǎo)體芯片，其中所述第二電路是電可擦除可編程只讀存儲(chǔ) 器 EEPROM。
16.如權(quán)利要求
15所述的半導(dǎo)體芯片，其中所述邏輯門接收用于EEPROM的數(shù)據(jù)信號(hào)和寫使能信號(hào)。
17.如權(quán)利要求
12所述的半導(dǎo)體芯片，其中所述邏輯門是或非門。
18.—種響應(yīng)于靜電放電而箝位第一電路的第一節(jié)點(diǎn)的電壓的方法，該方法包括 響應(yīng)于靜電放電，在連接到電路的MOS晶體管的電容中存儲(chǔ)電壓；以及通過利用響應(yīng)于靜電放電而存儲(chǔ)的電壓來導(dǎo)通MOS晶體管，箝位第一節(jié)點(diǎn)的電壓， 其中所述第一電路是電平移動(dòng)器，其包括形成鎖存器結(jié)構(gòu)的一對(duì)PMOS晶體管和連接 到PMOS晶體管的一對(duì)NMOS晶體管，其中所述MOS晶體管是所述一對(duì)NMOS晶體管中的一個(gè)。
19.如權(quán)利要求
18所述的方法，還包括通過電容和壓降電路中的至少一個(gè)，將來自靜電放電的過量電荷傳輸?shù)降亍?br>20.如權(quán)利要求
19所述的方法，還包括 截止MOS晶體管。
專利摘要
提供一種箝位電路，其可以通過使用已包括在電路中的晶體管而將電路節(jié)點(diǎn)處的電壓箝位到穩(wěn)定電平。當(dāng)發(fā)生靜電放電(ESD)時(shí)，箝位電路可以將半導(dǎo)體芯片內(nèi)部的電路的第一節(jié)點(diǎn)處的電壓箝位到更穩(wěn)定的電平。箝位電路可包括晶體管和電容性元件以存儲(chǔ)用來響應(yīng)于ESD而導(dǎo)通晶體管的控制電壓。
文檔編號(hào)H03K5/08GKCN101093984 B發(fā)布類型授權(quán) 專利申請(qǐng)?zhí)朇N 200710128246
公開日2011年5月11日 申請(qǐng)日期2007年1月8日
發(fā)明者任敬植, 孫日憲, 金漢求, 金錫震, 高在赫 申請(qǐng)人:三星電子株式會(huì)社導(dǎo)出引文BiBTeX, EndNote, RefMan專利引用 (3), 非專利引用 (2),