專利名稱：具有可控梯形變化率的總線發(fā)送器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般地涉及電子電路領(lǐng)域，更具體地涉及在數(shù)字?jǐn)?shù)據(jù)處理系統(tǒng)中通過總線發(fā)送信號的電路。
一個數(shù)字?jǐn)?shù)據(jù)處理系統(tǒng)包括許多功能單元，包括一個或多個處理器、內(nèi)存以及諸如大容量存儲器、視頻顯示終端、打印機(jī)和通信設(shè)備那樣的輸入/輸出設(shè)備，通過一或多條總線將上述這些裝置互連。這些總線在構(gòu)成該系統(tǒng)的各單元間傳輸代表信息的信號和各種控制信號，這些控制信號特別用于各信息信號的傳輸。
通常，總線是一組可將若干功能單元并聯(lián)連接于其上的導(dǎo)線。當(dāng)一個單元通過總線中的一根導(dǎo)線發(fā)送信號時，該信號到達(dá)該總線的一端就可能被反射。反射信號可能干擾隨后通過該總線發(fā)送的信號，這種情況會造成總線上的信令誤差。信號反射的主要問題是反射信號使隨后發(fā)送的信號惡化。因此，為了有可能將來自信號反射的干擾減至最小，系統(tǒng)設(shè)計者不得不在進(jìn)行另一次發(fā)送前，接著上一次發(fā)送之后給出足夠的延遲時間。
另一方面，系統(tǒng)設(shè)計者也許能通過設(shè)計總線或通過總線發(fā)送的信號而使反射減至最小，例如，某些導(dǎo)線的每一端具有有助于降低反射的電阻網(wǎng)絡(luò)。總線的電源也可通過這些總線終端吸收負(fù)載網(wǎng)絡(luò)而提供。
此外，可以調(diào)節(jié)信號波形，使得反射和在不同總線上信號之間的串音減至最小。特別是，信號波形可以是比較好的矩形，使得總線導(dǎo)線上的電壓幅度在高和低電平之間比較陡峭地變化。這樣一種信號波形允許快速地發(fā)送信號，但也還可能引起信號反射和串音。
另一方面，如果信號是“梯形”的，即這種波形的信號電壓幅度在高和低電平間以比較不陡峭、但仍然是很快的速率變化，就能將可能發(fā)生的反射減至最小。產(chǎn)生這樣的信號的發(fā)送器應(yīng)能在選定限度內(nèi)控制導(dǎo)線上的電壓變化速率即“變化率”(Slewrate)。這一問題是復(fù)雜的，因為在大多數(shù)系統(tǒng)中，總線應(yīng)能操縱與之連接的、數(shù)目變化范圍很寬的單元，這樣，轉(zhuǎn)而導(dǎo)致電容性負(fù)載在很寬范圍內(nèi)變化的情況，從而可能改變了通過總線導(dǎo)線發(fā)送的信號的變化率。
目前，能產(chǎn)生梯形信號波形的發(fā)送器是用雙極晶體管器件結(jié)合電氣參數(shù)值能被高度精密控制的分立電阻和其它元件而制成的。大部分構(gòu)成數(shù)字?jǐn)?shù)據(jù)處理系統(tǒng)的功能單元的電路是用金屬氧化物半導(dǎo)體場效應(yīng)晶體管器件(MOSFET)制成的，雙極發(fā)送器電路則是與構(gòu)成這些單元的其它元件分開而單獨制成的，在裝有構(gòu)成這些單元的電路元件的印刷電路板上占有相當(dāng)大的空間。此外，因為這些雙極發(fā)送器是分立式、雙極型且與其它裝置分開的，所以它們需要很大的電功率，造成發(fā)送信號額外的延遲。
本發(fā)明提供一種用MOSFET器件制成的、新改進(jìn)的發(fā)送器電路，用以產(chǎn)生通過總線發(fā)送的、具有梯形波形的信號。
概括地說，這種新的總線發(fā)送器電路包括一個MOSFET總線驅(qū)動器晶體管，該晶體管由一具有上牽、下拉晶體管電流通過的緩沖器電路所激勵，該電流受恒流源控制。驅(qū)動器晶體管的柵-漏間的電容CGD基本上大于柵極端處的其它電容。驅(qū)動器晶體管柵極端連接到上牽下拉兩晶體管之間的結(jié)點，并通過該結(jié)點受到控制。驅(qū)動器晶體管的漏極端連接到總線線路，并對它進(jìn)行控制。為了在總線線路上確立一個信號，上牽晶體管被導(dǎo)通，按照一個由電流源控制的速率將電流送入結(jié)點，這使得結(jié)點的電壓值增大。當(dāng)結(jié)點電壓值達(dá)到驅(qū)動器晶體管的閾值時，驅(qū)動器晶體管開始導(dǎo)通，使總線線路的電壓值下降。同時，電流通過驅(qū)動器晶體管的柵-漏電容，開始從總線線路流入結(jié)點，從而限制了結(jié)點電壓值、并由此限制了流經(jīng)驅(qū)動器晶體管的電流。因而，電流以在一定程度上受總線線路上電壓值變化率的控制的方式從總線線路流經(jīng)驅(qū)動器晶體管，從而實現(xiàn)信號在總線線路上的梯形變化。在總線線路上將信號變反(negale)的過程中，工作情況是相似的，電流通過下拉晶體管和驅(qū)動器晶體管的柵-漏間電容流出結(jié)點。
參照下面結(jié)合附圖的描述，可較好地了解本發(fā)明上述和進(jìn)一步的優(yōu)點。在這些附圖中

圖1是按本發(fā)明構(gòu)成的數(shù)字?jǐn)?shù)據(jù)總線送信器的電路概圖;
圖2是在圖1中所示電路中兩點處的信號波形圖，它有助于了解圖1中所示的發(fā)送器。
參照圖1，根據(jù)本發(fā)明構(gòu)成的發(fā)送器10包括一總線驅(qū)動器晶體管11，晶體管11的柵極端接收來自接成反相器形式的緩沖器電路12的緩沖器輸出數(shù)字?jǐn)?shù)據(jù)信號BUT OUT。響應(yīng)于一個來自緩沖器電路12的確立的(即高電平)緩沖器輸出信號BUF OUT，總線驅(qū)動器晶體管導(dǎo)通，通過總線線路14發(fā)送出一個BUS OUT(L)總線輸出(確立的低電平)數(shù)字?jǐn)?shù)據(jù)信號?？偩€驅(qū)動器晶體管11有一直接連接到總線線路14的漏極端以及一個連接到實際上處于地電位的電源VSS的源極端?？偩€驅(qū)動器晶體管11是一個n-型金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)。
緩沖器電路12包括連接在恒流源20和21之間的一個p-型上牽晶體管16和一個n-型下拉晶體管17。恒流源20連接到電源VDD，并控制耦合到上牽晶體管16漏極端的電流。上牽晶體管16的源極端連接結(jié)點22，結(jié)點22連接到下拉晶體管17的漏極端。下拉晶體管17的源極端連接到電流源21，電流源21控制通過它從結(jié)點22流到電源VSS的電流。耦合到總線驅(qū)動器晶體管11柵極端的BUF OUT反相器輸出信號由上牽晶體管16的源極端和下拉晶體管17的漏極端之間的結(jié)點22處來提供?；剡^來看晶體管11，與在結(jié)點22處其它的電容相比，晶體管11在它的柵極端和漏極端之間存在著一個大電容(在圖11中以CGD來表示)，所以柵-漏電容CGD在結(jié)點22處的各個電容之中實質(zhì)上起著主要的作用。
上牽晶體管16和下拉晶體管17的柵極端由來自反相器13的(確立為高電平的)輸出信號SIG OUT(H)以級聯(lián)方式控制，反相器13將來自其它電路(未示出)的信號輸出(確立為低電平的)信號SIG OUT(L)進(jìn)行倒相。該信號輸出(確立為低電平的)信號SIG OUT(L)還控制一個p-型晶體管15，晶體管15的漏極端連接到結(jié)點22，而它的源極端連接到電源VSS。
起初，信號輸出(確立為高電平的)信號SIGOUT(H)是在(相反的)低電壓狀態(tài)。結(jié)果，晶體管15導(dǎo)通。反相器13將該信號輸出(確立為高電平的)信號SIGOUT(H)倒相，以提供一個(相反的)高電壓值的信號輸出(確立為低電平的)信號SIGOUT(L)，它轉(zhuǎn)而又將晶體管17維持于導(dǎo)通狀態(tài)，將晶體管16維持于截止?fàn)顟B(tài)。此時，來自結(jié)點22的電荷已通過電流源21轉(zhuǎn)移到電源VSS(即地)，所以緩沖器輸出信號BUF OUT處于低電壓值。此外，因為驅(qū)動器晶體管11是截止的，所以總線輸出(確立為低電平的)信號BUS OUT(L)是處于高電壓值(從而提供一個具有相反邏輯電平的信號)，如時間A處所示(圖2)。
當(dāng)信號輸出(確立為高電平的)信號SIG OUT(H)從相反(低電壓)狀態(tài)轉(zhuǎn)換成確定的(高電壓)狀態(tài)時，晶體管15截止。此外，反相器13將信號輸出(確立為高電平的)信號SIG OUT(H)倒相，以形成一個處于低電壓(確立)狀態(tài)的信號輸出(確立為低電平的)信號SIG OUT(L)。結(jié)果，晶體管17截止，切斷從結(jié)點22通過電流源21到電源VSS的電流通路。此外，信號輸出(確立為低電平的)信號SIG OUT(L)使晶體管16導(dǎo)通，從而建立起一條從電源VDD通過電流源20到結(jié)點22的通路。
因為晶體管16導(dǎo)通，所以緩沖器輸出信號BUF OUT(如圖2中從時間A至?xí)r間B所示)開始上升。在時間B(圖2)，緩沖器輸出信號BUF OUT的電壓值已上升到閾值電壓，所以總線驅(qū)動器晶體管11開始導(dǎo)通。這轉(zhuǎn)而又使電流能從總線的線14流過總線驅(qū)動器晶體管11，引起總線輸出(確立為低電平的)信號BUS OUT(L)的電壓值下降，如圖2中緊接著時間B后所示。然而，因為總線驅(qū)動器晶體管11的柵一漏電容CGD占據(jù)結(jié)點22上總電容相當(dāng)大的比例，所以電流亦從總線的線14通過柵一漏電容CGD注入結(jié)點22。因此，柵一漏電容CGD提供一反饋通路，以致總線輸出(確立為低電平的)信號BUS OUT(L)影響結(jié)點22的電壓值。
因為此時兩個源，即電流源20(通過上牽晶體管16)和總線的線14(通過總線驅(qū)動器晶體管11的柵一漏電容CGD)，強(qiáng)迫電流從相反方向進(jìn)入結(jié)點22，所以結(jié)點22相對于地(即電源VSS的電壓值)的電壓值，即結(jié)點22的電壓值不變，如圖2中時間B和C之間所示。因此，在總線驅(qū)動器晶體管11柵極端上的電壓值大約維持在閾值上，從而晶體管11維持導(dǎo)通，而其導(dǎo)通程度是這樣的即總線的線14的電壓值在此時以一受到控制的速率下跌落。那就是，(確立為低電平的)總線輸出信號BUS OUT(L)在一時間間隔內(nèi)從高值改變到低值，它與總線驅(qū)動器晶體管11的柵一漏電容CGD和由電流源20提供的電流有關(guān)。
當(dāng)在總線的線14上的總線輸出(確立為低電平的)信號BUS OUT(L)完成向下過渡變化時，電流從總線的線14通過柵一漏電容CGD注入結(jié)點22的速率也下降。結(jié)果，來自電流源20、通過上牽晶體管16注入結(jié)點22的電流在結(jié)點22處起主要作用，而結(jié)點22的電壓值再次開始增加，如圖2中時間C至D所示。此增長率取決于包括柵一漏電容CGD在內(nèi)的結(jié)點22的電容以及由電流源20供供給的電流。在時間D(圖2)，結(jié)點22被充電至最大電壓值。此時，總線驅(qū)動器晶體管11完全導(dǎo)通，而結(jié)點22被完全充電，如圖2中在時間D處高的緩沖器輸出信號BUF OUT所示。此外，到時間D時，總線輸出(確立為低電平的)信號BUS OUT(L)完全被確定，即它是在最低電壓值。
緩沖器輸出信號BUFOUT保持在高電壓值，而總線輸出(確立為低電平的)信號BUSOUT(L)保持在低電壓值，直到時間E為止。在時間E，信號輸出(確立為高電平的)信號SIGOUT(H)是相反的，即它被激勵至一低電壓值。結(jié)果，反相器13將此低值的信號輸出(確立為高電平的)信號SIGOUT(H)倒相，以提供一個高值的信號輸出(確立為低電平的)信號SIGOUT(L)。此高值的信號輸出(確立為低電平的)信號SIGOUT(L)又轉(zhuǎn)而去截止上牽晶體管16，從而，切斷從電流源20到結(jié)點22的通路，并導(dǎo)通下拉晶體管17，從而提供一條從結(jié)點22到電流源21的電流通路。
此外，高值的信號輸出(確立為高電平的)信號SIG OUT(H)使晶體管15導(dǎo)通，這直接設(shè)置了一條在結(jié)點22和由源極電源VSS所提供的地之間的電流通路。此通過晶體管15的電流通路允許結(jié)點22在時間E和F之間(圖2)快速地放電至晶體管15的閾值電壓。在晶體管15為n一型晶體管的特定的實施例中，晶體管15允許結(jié)點22的電壓值從完全充電狀態(tài)的5伏特狀態(tài)跌降至約2.5伏特。在此期間，也還有電流通過下拉晶體管17和電流源21流出結(jié)點22，但主要電流通路是晶體管15。在結(jié)點22流出了足夠大的電流，使結(jié)點22的電壓值達(dá)到總線驅(qū)動器晶體管11的閾值后，總線驅(qū)動器晶體管11開始截止，使得總線輸出(確立為低電平的)信號BUS OUT(L)的電壓值上升，從而使總線輸出(確立為低電平的)信號BUS OUT(L)變反。
在時間F的前后，當(dāng)晶體管15的漏極端對柵極端之間的電位差跌落到晶體管15的閾值時，晶體管15基本上截止。然而，電流仍趨向繼續(xù)通過下拉晶體管17和電流源21流出結(jié)點22。同時，電流繼續(xù)反方向(即通過驅(qū)動器晶體管11的柵一漏電容CGD)流出結(jié)點22。因為電流以反方向從結(jié)點22流出，所以提供緩沖器輸出信號BUF OUT的結(jié)點22的電壓值為常數(shù)，如圖2中時間F到G處所示，此恒定的電壓值的大小足夠使晶體管11在受控電平下維持導(dǎo)通。這允許總線輸出(確立為低電平的)信號BUSOUT(L)的電壓值在該時間間隔內(nèi)以一種穩(wěn)定控制的速率而增大，如圖2中所示。
在時間G，柵一漏電容CGD停止從結(jié)點22汲取電荷，所以電荷只是通過仍然導(dǎo)通的晶體管17、以由電流源21所控制的速率從結(jié)點22流出。因此結(jié)點22的電壓值跌落到源電極電源的VSS值，即發(fā)送器電路10的地電位。因此，緩沖器輸出(確立為低電平的)信號BUF OUT(L)在時間G-H之間(圖2)以一個受控制的速率而跌落，如圖2中所示。
將會認(rèn)識到，設(shè)置晶體管15的作用是為了縮短E至F時間段，這段時間是為了使結(jié)點22的電壓值下降至驅(qū)動器晶體管11開始截止時的電壓值所需的。在沒有晶體管15的情況下，電流改換成從下拉晶體管17和電流源21中流過，但是因為電流源21限制了電流的流通，所以需要較長的時間來使結(jié)點22的電壓最終達(dá)到驅(qū)動器晶體管11開始截止的值。
此外，將認(rèn)識到，大的柵一漏電容CGD實質(zhì)上提供了一個反饋通路，使得總線輸出(確立為低電平的)信號BUS OUT(L)在一定程度上控制結(jié)點22的電壓值，這又轉(zhuǎn)而控制了信號的上升和下降。這就導(dǎo)致總線輸出(確立為低電平的)信號BUS OUT(L)具有合適的上升、下降時間的前沿(在圖2中B至C時刻之間)和后沿(在圖2中F-G時刻之間)，從而提供了一個“梯形”信號。這種信號形狀，使得在具有十分短的上升、下降時間的信號(即矩形信號)中所固有的振鈴振蕩和其他噪音大大減小。這種信號形狀是借助于大的柵一漏電容CGD來實現(xiàn)的，電容CGD對驅(qū)動器晶體管柵極端處的總電容來說，實質(zhì)上占據(jù)主要地位，使電流在總線輸出(確立為低電平的)信號BUS OUT(L)的過渡變化期間，如上面所述那樣，方便地通過柵一漏電容CGD。
前面的描述限于本發(fā)明的一個特定的實施例。但是很明顯，有可能對本發(fā)明作各種變動和修改且具有本發(fā)明達(dá)到的部分或全部優(yōu)點。所以，本發(fā)明權(quán)利要求需要覆蓋所有與本發(fā)明真正的精神和范圍中有關(guān)的各種變動和修改。
權(quán)利要求
1.一種總線發(fā)送器電路，它包括A.驅(qū)動器裝置，它包括一個輸出端和一個控制端，在所述輸出端和所述控制端之間具有相當(dāng)大的電容，從而在所述輸出端和所述控制端之間提供了一條反饋通路；以及B.控制緩沖器裝置，它規(guī)定了一個控制結(jié)點，所述控制結(jié)點響應(yīng)于輸入信號的狀態(tài)去控制所述驅(qū)動器裝置的所述控制端，所述控制緩沖器裝置包括電流源裝置，所述電流源裝置控制電流流入和流出所述控制結(jié)點，按照一種受控方式去導(dǎo)通和截止所述驅(qū)動器裝置，所述反饋通路進(jìn)一步控制所述驅(qū)動器裝置導(dǎo)通和截止的速率，從而控制在所述輸出端信號的電壓值。
2.一種如權(quán)利要求1中所述的總線發(fā)送器電路，其中，所述驅(qū)動器裝置包括MOSFET驅(qū)動器晶體管裝置，在所述MOSFET驅(qū)動器晶體管裝置中所述輸出端包括一個連接到總線線路的漏極端，而所述控制端包括一個柵極端，所述MOSFET驅(qū)動器晶體管裝置進(jìn)一步包括連接到源極電源的源極端裝置，所述MOSFET驅(qū)動器晶體管裝置具有在所述柵極端和所述漏極端之間的電容，所述電容與所述柵極端處其它電容相比實質(zhì)上占據(jù)支配地位。
3.一種如權(quán)利要求1的所述的總線發(fā)送器電路，其中，所述控制緩沖器裝置包括由上牽MOSFET晶體管裝置和上牽電流源裝置組成的上牽裝置以及由下拉MOSFET晶體管裝置和下拉電流源裝置組成的下拉裝置，所述上牽MOSFET晶體管裝置和所述下拉MOSFET晶體管裝置在所述控制結(jié)點處連接在一起，并由所述輸入信號作聯(lián)級控制，通過所述上牽MOSFET晶體管裝置和所述下拉MOSFET晶體管裝置到所述控制結(jié)點的電流受各自所述電流源的控制。
4.一種如權(quán)利要求1中所述的總線發(fā)送器電路，它進(jìn)一步包括連接到所述驅(qū)動器裝置的所述控制端的下拉晶體管裝置，當(dāng)所述輸入信號轉(zhuǎn)換電平時，所述下拉晶體管裝置受到所述輸入信號的互補(bǔ)信號的控制，將所述控制結(jié)點設(shè)定在一選定的電平上，以促使所述驅(qū)動器裝置快速地截止。
5.一種總線發(fā)送器電路，它包括A.總線驅(qū)動器裝置，它包括一個具有柵極端的MOSFET晶體管裝置，所述柵極端控制在源極端和漏極端之間電流的流動，所述漏極端連接到總線的一根線上，所述的MOSFET晶體管裝置具有大的柵一漏電容，以提供一條在所述源極和所述柵極端之間的反饋通路;B.緩沖器裝置，它包括ⅰ.上牽裝置，它具有a.一個具有導(dǎo)通狀態(tài)和截止?fàn)顟B(tài)的MOSFET上牽晶體管;和b.一個上牽電流源，它在所述MOSFET上牽晶體管處于導(dǎo)通狀態(tài)時，去控制流過所述上牽晶體管的電流;ⅱ.下拉裝置，它具有a.一個具有導(dǎo)通狀態(tài)和截止?fàn)顟B(tài)的MOSFET下拉晶體管;和b.一個下拉電流源，它在所述MOSFET下拉晶體管處于導(dǎo)通狀態(tài)時，去拉制流過所述下拉晶體管的電流;所述MOSFET上牽晶體管和所述MOSFET下拉晶體管受到一個輸入信號的聯(lián)級的控制，在響應(yīng)于所述輸入信號的交替狀態(tài)的情況下，所述MOSFET上牽晶體管或所述MOSFET下拉晶體管中的一個晶體管被導(dǎo)通，所述上牽裝置和所述下拉裝置連接在一起以形成一個控制結(jié)點，所述總線驅(qū)動器裝置的柵極端連接到所述的這個控制結(jié)點。
6.一種如權(quán)利要求5中所述的總線發(fā)送器電路，它進(jìn)一步包括連接到所述總線驅(qū)動裝置的所述柵極端的下拉晶體管裝置，當(dāng)所述輸入信號轉(zhuǎn)換電平時，所述下拉晶體管裝置受到所述輸入信號的互補(bǔ)信號的控制，將所述控制結(jié)點設(shè)定在一選定的電平上，以促使所述總線驅(qū)動器裝置快速地截止。
全文摘要
本發(fā)明涉及一種通過在一數(shù)字?jǐn)?shù)據(jù)系統(tǒng)中的總線發(fā)送數(shù)字?jǐn)?shù)據(jù)信號的發(fā)送器電路，這種電路包括一MOSFET總線驅(qū)動器晶體管，晶體管的柵-漏電容C
文檔編號H03K4/94GK1030834SQ8810266
公開日1989年2月1日 申請日期1988年5月6日 優(yōu)先權(quán)日1987年6月29日
發(fā)明者戴維·S·格朗達(dá)爾斯基 申請人:數(shù)字設(shè)備公司