專利名稱：互補(bǔ)型金屬氧化物半導(dǎo)體可編程邏輯陣列的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及采用互補(bǔ)型絕緣柵場(chǎng)效應(yīng)管技術(shù)實(shí)現(xiàn)重迭雙相時(shí)鐘可編程邏輯陣列(PLA)，即CMOSPLA(參見N.H.E.Weste等人所著“CMOS超大規(guī)模集成電路設(shè)計(jì)原理”一書，讀者出版社，麻薩諸塞(州)，1985，368-373頁(yè)，特別是8.7.4章，372/373頁(yè))的電路設(shè)計(jì)的改進(jìn)。
這種COMSPLAs具有一個(gè)“與”(AND)面，一個(gè)“或”(OR)面，和一個(gè)將“與”面同“或”面互相連接在一起的“與/或”(AND/OR)面。其晶體管在“與”面排列成m行n列，在“或”面是P列，分別位于第一行線與第二行線之間以及第一列線與第二列線之間。內(nèi)部時(shí)鐘是由“與”面和“與/或”面上的，也有二條行線的虛設(shè)(dummy)行以及施密特觸發(fā)器(其輸入端接在虛設(shè)行的第一行線上)產(chǎn)生的。每一行、虛設(shè)行及“或”面的每一列均含有一個(gè)預(yù)充電P溝道晶體管和一個(gè)求值N溝道晶體管，它們的柵極由各行和虛設(shè)行中反相的第一雙相時(shí)鐘信號(hào)以及由位于列上的施密特觸發(fā)器的輸出來(lái)驅(qū)動(dòng)。預(yù)充電P溝道管的受控電流路經(jīng)分別接到電源電壓和第一行線之間以及電源電壓和第一列線之間，而求值N溝道管的受控電流路徑則分別接到地與第二行線之間和地與第二列線之間。在“與”面，虛設(shè)行每列都包括兩個(gè)N溝道管，其受控電流路徑接在第一行線和第二行線之間。其中一個(gè)管的柵極接在第一列線上，而另一個(gè)管的柵極則接在第二列線上。通過(guò)每行、每列的場(chǎng)效應(yīng)管可實(shí)現(xiàn)編程?！芭c”面的行場(chǎng)效應(yīng)晶體管的受控電流路徑接在每行的兩條行線之間，它們的柵極或受未反相輸入信號(hào)或反相輸入信號(hào)驅(qū)動(dòng)，而“或”面的列場(chǎng)效應(yīng)晶體管的受控電流路徑接在第一列線和第二列線之間，第一列線引向輸出。行晶體管數(shù)和列晶體管數(shù)以及它們各自在“與”面和“或”面的位置則取決于打算進(jìn)行的編程。下面結(jié)合

圖1作進(jìn)一步詳細(xì)說(shuō)明。
在已有的CMOSPLA技術(shù)中，互不重迭雙相時(shí)鐘的相位之一用于將輸入信號(hào)存貯在“與”面上，而“或”面則是通過(guò)虛設(shè)行和上述的施密特觸發(fā)器產(chǎn)生的內(nèi)部時(shí)鐘信號(hào)來(lái)定時(shí)。施密特觸發(fā)器必須提供一個(gè)比“與”面和“或”面上每行的求值時(shí)間更長(zhǎng)的延時(shí)。該時(shí)間則取決于行晶體管和列晶體管各自的負(fù)載電容及面積。負(fù)載電容實(shí)際上分別由這些晶體管的源區(qū)和漏區(qū)的電容組成。
如果在CMOSPLA的每個(gè)輸入(即未反相輸入信號(hào)或反相輸入信號(hào))和相關(guān)小項(xiàng)之間都有一個(gè)行晶體管，則行晶體管數(shù)就最多。如果在這一小項(xiàng)唯有一個(gè)行晶體管必須隨輸入信號(hào)改變?cè)撔须娙莸碾姾蓸O性，那么求值時(shí)間就最長(zhǎng)?？紤]到在產(chǎn)生內(nèi)部時(shí)鐘信號(hào)可能出現(xiàn)的這種最壞情況，在已有的CMOSPLA技術(shù)中提供了虛設(shè)行和施密特觸發(fā)器。因?yàn)樵谔撛O(shè)行中含有晶體管，該行的負(fù)載電容就等于“與”面中上述最壞情況下電容的二倍。
在已有的可編程邏輯陣列技術(shù)中，虛設(shè)行中的晶體管有一半經(jīng)常處于導(dǎo)通狀態(tài)，而由施密特觸發(fā)器產(chǎn)生的內(nèi)部時(shí)鐘信號(hào)的附加延時(shí)也不可能排除誤動(dòng)作。另外，制成集成電路的CMOS可編程邏輯陣列，其延時(shí)性也會(huì)有制造上的差異。
本發(fā)明就是打算解決這個(gè)問(wèn)題。其目的是要改良和改進(jìn)已有的CMOSPLA技術(shù)，其方法是大大減少延遲性能的制造差異。另外，施密特觸發(fā)器將用含有更少晶體管的支電路來(lái)代替。
依照本發(fā)明，實(shí)現(xiàn)這一點(diǎn)實(shí)際上就是采用電容及N溝道晶體管代替虛設(shè)行的晶體管，以及用“或非”門(NORgate)替代施密特觸發(fā)器。
現(xiàn)在參照附圖對(duì)本發(fā)明作更詳盡的說(shuō)明，其中圖1是根據(jù)本發(fā)明的第一改進(jìn)方案實(shí)施例的電路原理圖，每行有兩條行線，圖2表示根據(jù)本發(fā)明的第二改進(jìn)方案實(shí)施例的配置簡(jiǎn)圖和電路圖。
在圖1所示的電路圖中，說(shuō)明了“與”面ub的n列中的us1列，us2列，usn列以及“或”面ob的p列中的os1列，osp列。在圖1中還可看到m行中的g1行，gm行以及虛設(shè)行g(shù)d。位于“與”面ub和“或”面ob之間的是“與/或”面uob。每一行都有兩條行線Lg1、Lg2，Lg2僅出現(xiàn)在“與”面，而Lg1則延伸到“或”面?！芭c/或”面通常含有為使電平更新、行線Lg1的信號(hào)所流經(jīng)的兩個(gè)串聯(lián)反相器。
每列具有兩條列線LS1，LS2。“與”面的列線傳送未反相的輸入信號(hào)和反相的輸入信號(hào)。輸入信號(hào)從各個(gè)輸入端e1，e2和en分別流經(jīng)由第一時(shí)鐘信號(hào)f1導(dǎo)通的輸入傳輸門tge及兩個(gè)反相器i1、i2。反相器i1的輸出接到第一列線LS1，而第二反相器i2的輸出接到第二列線LS2上。
在“或”面，第一列線LS1經(jīng)由第二時(shí)鐘信號(hào)f2導(dǎo)通的輸出傳輸門tga和第三反相器i3接到各個(gè)輸出端a1，ap上。
“與”面上的虛設(shè)行g(shù)d有兩條行線Ld1，Ld2，其中第一條行線Ld1連到或非(NOR)門ng的一個(gè)輸入端，或非門的另一輸入端連在復(fù)位線Lr上。
每一行，虛設(shè)行以及“或”面Ob的每列都有預(yù)充電p溝道晶體管tpg，tps，它們的受控電流路徑分別將各自的第一行線Lg1、Ld1或各自的列線LS1連到電壓源U。而每行、虛設(shè)行和“或”面Ob上每列都有求值N溝晶體管teg、tes，它們的受控電流路徑將各自的第二行線Lg2、Ld2或各自的列線LS2接地。在每行和虛設(shè)行，兩個(gè)晶體管tpg，teg的柵極聯(lián)在一起由反相的第一時(shí)鐘信號(hào)f1g驅(qū)動(dòng)，在“或”面Ob的每一列，兩個(gè)晶體管tps，tos的柵極也聯(lián)在一起，而它們是由“或非”門ng的輸出驅(qū)動(dòng)。
在“與”面ub，根據(jù)所希望的編程，行晶體管tg的受控電流路徑連在每行的兩條行線Lg1，Lg2之間。其柵極連到第一列線LS1上，或連到第二列線LS2上，因此這些晶體管或由未反相輸入信號(hào)或由反相輸入信號(hào)導(dǎo)通。圖1表示出在可能的行晶體管tg中的那些位于由列US1和行g(shù)1，gm構(gòu)成的“與”單元上的這些晶體管。
在“或”面ob上，根據(jù)所希望的編程，列晶體管ts的受控電流路徑連在每列的兩條列線Ls1，Ls2之間。其柵極連到各自的第一行線Lg1上。在可能的列晶體管ts中，圖1表示出那些位于由g1行和os1、osp列構(gòu)成的“或”單元及由gm行和os1列構(gòu)成的“或”單元上的晶體管。
“與”面ub的虛設(shè)行g(shù)d每列包含兩個(gè)電容C，其中一個(gè)電容接在第一行線Ld1和地之間，而另一個(gè)電容連在第二行線Ld2和地之間。因而在圖1的實(shí)施例中，就有2n個(gè)電容C。然而這也并非絕對(duì)必要的，電容也可以更少些，但其數(shù)目必須至少為“與”面(ub)的所有行中含行晶體管tg最多的那一行中電容數(shù)目的二倍。
本發(fā)明的電容C是由包含在襯底中的并與襯底不同類型摻雜區(qū)形成的(圖2中的區(qū)(d))，并且每個(gè)區(qū)的面積和邊長(zhǎng)盡可能與連接到第一行線Lg1或第二行線Lg2的行晶體管tg的區(qū)(即源區(qū)或漏區(qū))的相同。這樣電容C通過(guò)襯底接地。
根據(jù)本發(fā)明，虛設(shè)行g(shù)d還包含N溝道晶體管t，其受控電流路徑連在行線Ld1、Ld2之間但位于“與”面之外，其柵極連到電壓源U上。
如圖2所示是根據(jù)本發(fā)明第二改進(jìn)方案的實(shí)施例的布圖和電路原理兩用圖，圖1中的每二個(gè)相鄰行(包括虛設(shè)行)的第二行線Lg2，Ld2都可以合并成對(duì)線Lp，因此在各行的每一對(duì)中，兩個(gè)求值N溝道晶體管必定由相應(yīng)的晶體管teg′替代。余下的每行及虛設(shè)行的第一行線在圖2中以參照符號(hào)Lg表示。在圖2的左邊，括號(hào)指明圖2的布局代表了圖1中的那些行。
圖2的中心區(qū)大致表示了“與”面的布圖情況。橫窄條代表導(dǎo)體即鋁導(dǎo)體，列線由虛線豎窄條表示，也代表導(dǎo)體，但最好是多晶硅導(dǎo)體。圖2的下部相當(dāng)于圖1中的行g(shù)1，gm，大致表示行晶體管tg的布圖，也就是在較低位置的行線Lg與對(duì)線Lp之間有兩個(gè)行晶體管，在該對(duì)線Lp與較高位置的行線Lg之間有兩個(gè)行晶體管。位于各個(gè)方框和對(duì)線及行線交叉處的分別是行晶體管的漏極或源極，它們的溝道區(qū)則在橫向晶體管區(qū)與各個(gè)列線的交叉處。上述兩個(gè)極和溝道區(qū)之間的那些用粗線勾出的范圍是各自的漏區(qū)或源區(qū)。
在圖2的左邊部分，兩個(gè)行晶體管tg的柵極連到列線LS1，而圖2的右邊部分，位置較低的行晶體管tg的柵極連到列線LS2。
圖2的上部表明在虛設(shè)行g(shù)d的每個(gè)“與”單元必須最多有三個(gè)d區(qū)，其最大數(shù)是3n個(gè)，但必須至少是“與”面所有行中含行晶體管最多的那行中所存在的區(qū)的三倍。三分之二的d區(qū)與虛設(shè)行g(shù)d的行線Lg相接，而三分之一的d區(qū)與虛設(shè)行的對(duì)線Lp相接。這些區(qū)的面積和邊長(zhǎng)也盡可能地與相關(guān)的行晶體管tg的各區(qū)的相同。
圖2還表明在虛設(shè)行g(shù)d中的N溝道晶體管t的受控電流路徑連到行線Lg和對(duì)線Lp之間，而它們的柵極連到電壓源上。其他晶體管tpg，teg′與圖1中的tpg，teg相一致。
權(quán)利要求
1.用互補(bǔ)絕緣柵場(chǎng)效應(yīng)晶體管技術(shù)完成的互不重迭雙相時(shí)鐘可編程邏輯陣列(=CMOS PLA)，包括一個(gè)“與”面(ub)，一個(gè)“或”面(ob)以及一個(gè)使所述兩個(gè)面相互連結(jié)在一起的“與/或”面(uob)，其各自的行晶體管和列晶體管(tg，ts)在“與”面上排列成m行(g1，gm)和n列(us1，us2，usn)，在“或”面上排列成p列(os1，osp)，分別位于第一行線(Lg1)和第二行線(Lg2)之間及第一列線(LS1)和第二列線(LS2)之間，在“與”面和“與/或”面上的起著產(chǎn)生內(nèi)部時(shí)鐘作用的虛設(shè)行(gd)，也有兩條行線(Ld1，Ld2)，虛設(shè)行中的“或非”門(ng)，其一個(gè)輸入端連到第一行線，而另一個(gè)輸入端則連到復(fù)位線(Lr)上，位于每行、虛設(shè)行和每列中的預(yù)充電p溝道晶體管(tpg，tps)及求值N溝道晶體管(teg，teg)，其柵極由各行和虛設(shè)行中反相的第一雙相時(shí)鐘(f1q)以及在列中的或非門(ng)的輸出信號(hào)驅(qū)動(dòng)，預(yù)充電p溝道管(tpg，tps)的受控電流路徑分別連到電源電壓(u)和第一行線(Lg1，Ld1)之間及所述的電源電壓(u)和第一列線(LS1)之間，而求值N溝道管(teg，tes)的受控電流路徑分別連在地與第二行線(Lg2，Ld2)之間以及地與第二列線(LS2)之間，向所述襯底反型摻雜形成的CMOS PLA襯底中構(gòu)成電容C的數(shù)目最多的2n個(gè)區(qū)(d)，其數(shù)目至少為“與”面(ub)中所有行中含行晶體管(tg)最多的那一行中的區(qū)(d)數(shù)目的二倍，這些區(qū)中的一半接到虛設(shè)行(gd)的第一行線(Ld1)上，而另一半則接到虛設(shè)行(gd)的第二行線(Ld2)上。每個(gè)區(qū)(d)的面積和邊長(zhǎng)都盡可能分別與接在第一行線(Lg1)和第二行線(Lg2)的行晶體管(tg)那些區(qū)(即源區(qū)和漏區(qū))的相同。連到“與”面外虛設(shè)行的行線(Ld1，Ld2)之間的N溝道晶體管(t)，其柵極接至電源電壓(u)并具有和行晶體管(tg)相同的布圖。
2.采用互補(bǔ)絕緣柵場(chǎng)效應(yīng)晶體管技術(shù)完成的互不重迭雙相時(shí)鐘可編程邏輯陣列，包括一個(gè)“與”面(ub)，一個(gè)“或”面(ob)，以及一個(gè)使所述兩個(gè)面相互連接在一起的“與/或”面(uob)，其各個(gè)行晶體管和列晶體管(tg，ts)在“與”面上排列成m行(g1，gm)和n列(us1，us2，usn)而在“或”面上排列成p列(os1，osp)位于第一列線(LS1)和第二列線(LS2)之間，“與”面和“與/或”面上起著產(chǎn)生內(nèi)部時(shí)鐘的作用虛設(shè)行，也有二條行線(Ld1，Ld2)，虛設(shè)行中的或非門(ng)，其一個(gè)輸入端連到第一行線，而另一個(gè)輸入端連到復(fù)位線(Lr)上，在每行、虛設(shè)行和每列中的預(yù)充電p溝道晶體管(tpg，tps)，以及在每對(duì)行線、虛設(shè)行和每列的求值N溝晶體管(teg′，tes)，在每行，虛設(shè)行中的預(yù)充電p溝晶體管(tpg)的柵極受反相的第一雙相時(shí)鐘(f1q)驅(qū)動(dòng)，而各列的預(yù)充電p溝道晶體管(tps)的柵極受或非門(ng)的輸出驅(qū)動(dòng)，預(yù)充電p溝道晶體管(tpg，tps)的受控電流路徑分別連到電源電壓(u)和行線(Lg)之間及上述電源電壓(u)和第一列線(LS1)之間，而求值N溝道晶體管(teg′，tes)的受控電流路徑分別連到地和每個(gè)行對(duì)共有的對(duì)線(Lp)之間以及地和第二列線(LS2)之間，向襯底進(jìn)行反型摻雜形成的所述CMOS PLA襯底中構(gòu)成電容C的最多的3n個(gè)區(qū)(d)，其數(shù)量至少是“與”面所有行中含行晶體管最多的那一行中的區(qū)(d)數(shù)目的三倍，所述電容C的區(qū)(d)的三分之二與虛設(shè)行(gd)的行線(Lg)相連，而三分之一與虛設(shè)行(gd)的對(duì)線(Lp)相連，每個(gè)區(qū)(d)盡可能和連到對(duì)線或行線的各自的行晶體管的區(qū)(即源區(qū)和漏區(qū))具有相同的面積和相同的邊長(zhǎng)，連到“與”面外虛設(shè)行的行線(Ld1，Ld2)之間的N溝道晶體管(te′)，其柵極連到電源電壓(u)上，其布圖與行晶體管(tg)的相同。
全文摘要
本發(fā)明披露一種互不重疊雙相時(shí)鐘互補(bǔ)型金屬氧化物可編程邏輯陣列，包括“與”面(ub)中模擬行(zd)的擴(kuò)散電容C以及“或”面的列線通過(guò)或非門(ng)，而不是用每列的晶體管對(duì)和施密特觸發(fā)器來(lái)定時(shí)。
文檔編號(hào)H03K19/177GK1039688SQ89104229
公開日1990年2月14日 申請(qǐng)日期1989年6月27日 優(yōu)先權(quán)日1988年6月28日
發(fā)明者科努特·克埃薩, 海爾姆特·海爾林根 申請(qǐng)人:德國(guó)Itt工業(yè)公司