專利名稱：頻率合成器的制作方法
技術領域：
本發(fā)明涉及具有特別是用于無線通信系統(tǒng)等的發(fā)送接收裝置的具有直接數(shù)字合成器的頻率合成器。
在圖39中表示出了使用例如1981年5月公開的IEEE35th.Ann.Frequency control Symposium的論文集的P.406至P.414中所記載的A.L.Bramble “Direct Digital Freqrency Synthesis”和美國專利US4965533號等所示的直接數(shù)字合成器(Direct DigitalSynthesizer、以下稱為「DDS」。)的鎖相環(huán)(Phase Locked Loop、以下稱為「PLL」。)構成的現(xiàn)有的頻率合成器。
在圖39中，11是基準時鐘，12是DDS，1i是作為由DDS12和基準時鐘11組成的第一頻率合成器的基準振蕩器。21是相位比較器，22是環(huán)路濾波器，23是電壓控制振蕩器(VCO)，24是可變分頻器，2是作為由相位比較器21、環(huán)路濾波器22、電壓控制振蕩器23和可變分頻器24組成的第二頻率合成器的PLL。圖中，fck是基準時鐘的輸出頻率，fd是DDS12的輸出頻率，fr是相位比較器21的輸入頻率，fout是PLL2的輸出頻率。在由圖39所示的現(xiàn)有結構的頻率合成器中，PLL2動作以使由可變分頻器24N分頻的VCO23的輸出波和具有DDS12的基準振蕩器1的輸出波的相位差不產(chǎn)生，即他們的輸出波的頻率相一致，并以輸出頻率fout輸出。
圖40表示圖39所示的的DDS12的構成。在圖40中，12a是累加器，12b是存儲器，12c是D-A轉換器，12d是濾波器。在該DDS12中，累加器12a把輸入的L位長的頻率設定數(shù)據(jù)k進行累加，變換為相位數(shù)據(jù)φ輸出。正弦波的振幅數(shù)據(jù)sinφ存儲在存儲器12b中，因此，對相位數(shù)據(jù)φ，輸出sinφ，由D-A轉換器12c轉換成模擬波形。以上的數(shù)字運算與基準時鐘11同步實施，由濾波器12d濾除包含在D-A轉換器12c的輸出波中的基準時鐘11成分和高次諧波成分等寄生雜波成分。
圖41表示DDS12的另一個構成例。在該圖41所示的DDS12中，為了避免在作為高次諧波分解能的情況下的圖40所示的DDS12的存儲器12b的大容量化，設置利用CORDIC算法等的sinφ運算電路12e來取代存儲器12b，用數(shù)字運算求出sinφ。
圖40和圖41所示的DDS12的輸出頻率fd一般為下式fd＝k·fck/2L(1)但是，fck是基準時鐘11的輸出頻率，L是DDS12的頻率設定參數(shù)k的位數(shù)。
在圖39所示的構成的PLL構成的頻率合成器中，為了對作為其輸出頻率的PLL2的輸出頻率fout進行控制以使由可變分頻器24所進行N分頻的VCO23的輸出波和具有DDS12的基準振蕩器1的輸出波相一致，使fout成為DDS12的輸出頻率fd的N倍(N·fd)。由此，在以上構成的頻率合成器中，能夠根據(jù)變換數(shù)設定參數(shù)N通過可變分頻器24的分頻數(shù)N的變更而以fd的間隔切換輸出頻率fout，另一方面，能夠通過變更DDS12的頻率設定參數(shù)k，以(N·fck/2L)的間隔切換輸出頻率fout。
象從表示DDS12的輸出頻率fd的式(1)所看到的那樣，通過由該DDS12使頻率設定參數(shù)k的字長多位化，而得到不易引起其他特性惡化的高次諧波分解能。這樣，當在PLL2中使用具有DDS12的基準振蕩器1時，通過DDS12的頻率設定參數(shù)k的切換，就能實現(xiàn)輸出頻率的細微的頻率設定。
在圖42中表示出使用DDS12的PLL構成的頻率合成器的另一個構成例。在圖42中，13是在基準振蕩器1j內(nèi)的設在DDS12的后段中的分頻數(shù)R固定的可變分頻器，其他的結構與圖39所示的相同，使用相同標號而省略說明。
在該圖42所示的構成的頻率合成器中，PLL2動作以使由可變分頻器24進行N分頻的VCO23的輸出頻率fout與作為由可變分頻器13’進行R分頻的DDS12的輸出頻率fd的fr相一致。在一般以低價格銷售的PLL合成器用IC中，大多在可變分頻器13’設在這樣的基準振蕩器1i內(nèi)的情況下，適用于這種IC。
在圖43中，表示出使用DDS12的PLL構成的頻率合成器的另一個構成例(參照日本專利公開公報平5-67969、日本專利申請公報平6-235379等)。在圖43中，14是本機振蕩器，15是混頻器，16是帶通濾波器(BPF)，17是放大器(AMP)，是新設在基準振蕩器1k內(nèi)的DDS12的后段的。其他的結構與圖39所示的相同，使用相同標號而省略說明。
在該圖43所示的構成的頻率合成器中，PLL2動作以使由可變分頻器24進行N分頻的VCO23的輸出頻率fout與由混頻器15把DDS12的輸出頻率fd頻率變換為高頻的fr相一致。由此，在設有這樣的混頻器15的結構中，與圖39所示的構成相比較，具有DDS12的輸出頻率fd可以是低頻的特長，就能進行DDS12的低耗電動作。
因此，在上述的圖39～圖43所示的現(xiàn)有的頻率合成器中，具有下述優(yōu)點由于使用DDS12作為基準振蕩器，以由DDS12變更頻率合成器的輸出頻率，就不會使頻率合成器的載波附近的相位噪聲和頻率的切換時間等的特性惡化，就能容易地得到窄信道的頻率間隔。
但是，卻會存在以下問題由于DDS12通過數(shù)字運算生成正弦波而輸出，因而存在由該輸出頻率引起量子化誤差等并發(fā)生在通信中產(chǎn)生不良影響的預定電平以上的高電平的寄生雜波(以下稱為「高寄生雜波」)的情況。在此情況下，當高寄生雜波產(chǎn)生在PLL2中的輸出頻帶內(nèi)時，就不能在PLL2內(nèi)除去高寄生雜波，在PLL2輸出的載波中輸出高寄生雜波，而使通信品質和頻率選擇度惡化。
下面參照附圖而通過等式對此問題進行詳細說明。
在圖44中表示出DDS12的輸出頻譜的一例。在圖44中，橫軸表示來自作為PLL2的輸出波的載波的失調頻率(MHz)，縱軸表示振幅(dBc)，在DDS12的輸出波附近存在許多寄生雜波。由此，在該寄生雜波存在于頻率合成器的載波附近時，該寄生雜波在圖39所示的PLL2的通過頻帶內(nèi)只放大20LOG10N(dB)。這樣，在圖39中，當DDS12的寄生雜波電平為SPdds(dBc)，合成器輸出的寄生雜波電平為SPout(dBc)時，他們的關系由式(2)給出SPout＝20·LOG10(fout/fr)+Spdds＝20·LOG10(N)+Spdds…(2)其中，fr是作為給PLL2的輸入頻率的相位比較頻率，N是PLL2的可變分頻器24分頻數(shù)。
因此，考慮到一般包含在DDS12的輸出頻率中的寄生雜波為由DDS12的輸出頻率fd的m次高次諧波數(shù)m·fd和DDS12的基準時鐘11的輸出頻率fck的n次高次諧波數(shù)n·fck的混合而產(chǎn)生的。由此，當寄生雜波的頻率為fdds(Hz)時，fdds由下式(3)給出，在此情況下的次數(shù)m為寄生雜波的次數(shù)m。fdds＝|m·fd-n·fck|＝|m·(k·fck)/2L-n·fck|＝|m·k/2L-n|·fck …(3)因此，由于在這種構成的合成器中，當寄生雜波電平的高的低次寄生雜波頻率fdds存在于DDS12的輸出頻率fd附近，即成為fdds≈fd，高寄生雜波頻率在PLL2的輸出載波的頻率附近時，PLL2使用該頻率fd附近區(qū)域作為基準頻率而進行倍增等，因而，如圖45(a)和(b)所示的那樣，就不能由濾波器和PLL2抑制DDS12的寄生雜波，而輸出高電平的高寄生雜波，由于高寄生雜波的輸出使通信品質和頻率選擇度惡化。
在圖46中表示出對應于DDS12的輸出頻率fd的高項諧波的次數(shù)m的SPdds的一例。在圖46中，橫軸表示其高次諧波的m，縱軸表示包含在DDS12的輸出波中的寄生雜波電平SPdds，在構成DDS12的D-A轉換器52(參照圖44和圖45)的非線性和過渡響應等主要因素是在占支配地位的較低次的區(qū)域中，寄生雜波電平SPdds是高電平。因此，當PLL2的輸出頻帶內(nèi)產(chǎn)生為該高電平的低次次數(shù)m的寄生雜波時，就會輸出非常高的寄生雜波，而使通信品質和頻率選擇度惡化。
因此，為了在PLL2的輸出中不包含有高寄生雜波，就需要根據(jù)從PLL2輸出的輸出頻率fout，相對于基準振蕩器1i等和PLL2來設定分頻數(shù)設定參數(shù)和頻率設定參數(shù)等各個設定參數(shù)。
但是，在上述的現(xiàn)有頻率合成器中，如圖39和圖42、圖43所示的那樣，由于把設定參數(shù)設計為雙諧振型，即在基準振蕩器和PLL 2中分別設定一個設定參數(shù)，當決定一方的設定參數(shù)以輸出作為目標的輸出頻率fout時，必然要決定另一方的設定參數(shù)，而一般在這樣構成的頻率合成器中，是由基準振蕩器1i等的DDS12進行頻率的設定，另一方面，由PLL2進行頻率變換的粗調整，由于給PLL2設定的分頻數(shù)設定參數(shù)與給基準振蕩器設定的設定參數(shù)相比較，取非常粗的值，因而，PLL2決定兩個設定參數(shù)以輸出不包含高寄生雜波的作為目標的輸出頻率fout，而存在非常費事及花費時間這樣的問題。
為了解決上述問題，本發(fā)明提供一種頻率合成器，通過在各個設定參數(shù)的設定中不費事及謀求低寄生雜波化，就能防止通信品質和頻率選擇度的惡化。
為了解決上述問題，在本發(fā)明中，包括第一頻率合成器，具有與基準時鐘同步并以根據(jù)頻率設定參數(shù)的頻率輸出的直接數(shù)字合成器；頻率變換器，根據(jù)變換數(shù)設定參數(shù)變換上述直接數(shù)字合成器的輸出頻率并輸出；第二頻率合成器，根據(jù)變換數(shù)設定參數(shù)變換上述頻率變換器的輸出頻率并輸出，可以根據(jù)上述第二頻率合成器的輸出頻率設定上述直接數(shù)字合成器的頻率設定參數(shù)、上述頻率變換器的變換數(shù)設定參數(shù)和上述第二頻率合成器的變換數(shù)設定參數(shù)。
在本發(fā)明中，包括輸入裝置，輸入對應于應從第二頻率合成器輸出的輸出頻率的數(shù)據(jù)；第一變換數(shù)設定參數(shù)運算裝置，根據(jù)上述輸入裝置輸入的上述數(shù)據(jù)而求出上述第二頻率合成器的變換數(shù)設定參數(shù)；第二變換數(shù)設定參數(shù)運算裝置，根據(jù)上述輸入裝置輸入的上述數(shù)據(jù)和上述第一變換數(shù)設定參數(shù)運算裝置求出的變換數(shù)設定參數(shù)而求出上述頻率變換器的變換數(shù)設定參數(shù)；頻率設定參數(shù)運算裝置，根據(jù)上述輸入裝置輸入的上述數(shù)據(jù)、上述第一變換數(shù)設定參數(shù)運算裝置求出的變換數(shù)設定參數(shù)和上述第二變換數(shù)設定參數(shù)運算裝置求出的變換數(shù)設定參數(shù)而求出上述直接數(shù)字合成器的變換數(shù)設定參數(shù)；參數(shù)設定裝置，把上述第一變換數(shù)設定參數(shù)運算裝置求出的變換數(shù)設定參數(shù)、上述第二變換數(shù)設定參數(shù)運算裝置求出的變換數(shù)設定參數(shù)和上述頻率設定參數(shù)運算裝置求出的頻率設定參數(shù)分別設定到上述第二頻率合成器、上述頻率變換器和上述直接數(shù)字合成器中。
在本發(fā)明中，進一步包括參數(shù)判定裝置，在頻率設定參數(shù)運算裝置求出頻率設定參數(shù)時，判定該頻率設定參數(shù)是否在第二頻率合成器的輸出頻帶內(nèi)從直接數(shù)字合成器輸出了預定電平以上的寄生雜波；參數(shù)變更裝置，當由上述參數(shù)判定裝置判定為頻率設定參數(shù)輸出了上述寄生雜波時，變更變換數(shù)設定參數(shù)和頻率設定參數(shù)并輸出給參數(shù)設定裝置，以使上述寄生雜波不會包含在第二頻率合成器的輸出頻帶內(nèi)。
在本發(fā)明中，進一步包括存儲裝置，預先存儲下述判定信息是否從第二頻率合成器輸出了預定電平以上的寄生雜波，其對于每個應設定在直接數(shù)字合成器中的頻率設定參數(shù)出現(xiàn)在直接數(shù)字合成器的輸出中，當參數(shù)判定裝置判定該頻率設定參數(shù)是否在第二頻率合成器的輸出頻帶內(nèi)從直接數(shù)字合成器輸出了預定電平以上的寄生雜波時，從上述存儲裝置讀出對應于上述頻率設定參數(shù)的上述判定信息，并根據(jù)該判定信息進行判定。
在本發(fā)明中，進一步包括存儲裝置，預先存儲下述判定信息是否從第二頻率合成器輸出了預定電平以上的寄生雜波，其把直接數(shù)字合成器的頻率設定參數(shù)作為地址，根據(jù)在其各個地址表示的各個數(shù)據(jù)存儲區(qū)域中作為各個地址的上述頻率設定參數(shù)，出現(xiàn)在直接數(shù)字合成器的輸出中，當參數(shù)判定裝置判定該頻率設定參數(shù)是否在第二頻率合成器的輸出頻帶內(nèi)從直接數(shù)字合成器輸出了預定電平以上的寄生雜波時，把上述頻率設定參數(shù)作為地址而對上述存儲裝置進行存取，并讀出上述判定信息，根據(jù)該判定信息進行判定。
在本發(fā)明中，進一步包括存儲裝置，預先存儲下述判定信息是否從第二頻率合成器輸出了預定電平以上的寄生雜波，其把直接數(shù)字合成器的頻率設定參數(shù)的上位預定位作為地址，根據(jù)在其各個地址表示的各個數(shù)據(jù)存儲區(qū)域中使各個地址作為上位預定位的上述頻率設定參數(shù)，出現(xiàn)在直接數(shù)字合成器的輸出中，當參數(shù)判定裝置判定該頻率設定參數(shù)是否在第二頻率合成器的輸出頻帶內(nèi)從直接數(shù)字合成器輸出了預定電平以上的寄生雜波時，把上述頻率設定參數(shù)的上位預定位作為地址而對上述存儲裝置進行存取，并讀出上述判定信息，根據(jù)該判定信息進行判定。
在本發(fā)明中，進一步包括存儲裝置，預先存儲在直接數(shù)字合成器在第二頻率合成器的輸出頻帶內(nèi)輸出預定電平以上的寄生時的相應直接數(shù)字合成器的頻率設定參數(shù)的范圍，當參數(shù)判定裝置判定該頻率設定參數(shù)是否在第二頻率合成器的輸出頻帶內(nèi)從直接數(shù)字合成器輸出了預定電平以上的寄生雜波時，從上述存儲裝置讀出上述頻率設定參數(shù)的范圍，通過頻率設定參數(shù)是否屬于該讀出的頻率設定參數(shù)的范圍，來進行判定。
在本發(fā)明中，進一步包括存儲裝置，預先存儲直接數(shù)字合成器在第二頻率合成器的輸出頻帶內(nèi)輸出的預定電平以上的寄生雜波的次數(shù)，當參數(shù)判定裝置判定該頻率設定參數(shù)是否在第二頻率合成器的輸出頻帶內(nèi)從直接數(shù)字合成器輸出了預定電平以上的寄生雜波時，從上述存儲裝置讀出上述寄生雜波的次數(shù)，根據(jù)該讀出的上述寄生雜波的次數(shù)和上述頻率設定參數(shù)而求出包含在上述直接數(shù)字合成器的輸出中的預定電平以上的寄生雜波頻率，通過是否從第二頻率合成器輸出了該求出的預定電平以上的寄生雜波頻率，來進行判定。
在本發(fā)明中，參數(shù)判定裝置判定在直接數(shù)字合成器的輸出頻率的變化幅度較窄，出現(xiàn)預定電平以上的寄生雜波的上述直接數(shù)字合成器的頻率設定參數(shù)的范圍大致為預定周期，并且出現(xiàn)在直接數(shù)字合成器的輸出中的預定電平以上的寄生雜波次數(shù)被限定于特定次數(shù)的情況下，頻率設定參數(shù)是否在第二頻率合成器的輸出頻帶內(nèi)從直接數(shù)字合成器輸出了預定電平以上的寄生雜波時，在此情況下，根據(jù)上述特定的次數(shù)求出上述頻率設定參數(shù)的范圍的預定周期，通過上述頻率設定參數(shù)是否屬于每個該求出的規(guī)定周期的上述頻率設定參數(shù)的范圍，來進行判定。
在本發(fā)明中，進一步包括參數(shù)調整裝置，調整相應的直接數(shù)字合成器的頻率設定參數(shù)以使直接數(shù)字合成器的輸出頻率進行掃描；存儲裝置，預先存儲出現(xiàn)在直接數(shù)字合成器的輸出中的預定電平以上的寄生雜波的次數(shù)，當參數(shù)判定裝置判定該頻率設定參數(shù)是否在第二頻率合成器的輸出頻帶內(nèi)從直接數(shù)字合成器輸出了預定電平以上的寄生雜波時，通過上述參數(shù)調整裝置的調整求出出現(xiàn)在上述直接數(shù)字合成器的輸出中的預定電平以上的寄生雜波次數(shù)的范圍，同時，從上述存儲裝置讀出上述寄生雜波的次數(shù)，通過該讀出的寄生雜波的次數(shù)是否屬于上述次數(shù)的范圍，來進行判定。
在本發(fā)明中，在參數(shù)變更裝置變更變換數(shù)設定參數(shù)和頻率設定參數(shù)以使預定電平以上的寄生雜波不會包含在第二頻率合成器的輸出頻帶內(nèi)時，使第二頻率合成器的變換數(shù)設定參數(shù)和頻率變換器的變換數(shù)設定參數(shù)中的至少一方只預定量增減，同時，根據(jù)使該至少一方增減的變換數(shù)設定參數(shù)來變更直接數(shù)字合成器的頻率設定參數(shù)。
在本發(fā)明中，進一步包括存儲裝置，預先存儲第二頻率合成器的變換數(shù)設定參數(shù)和頻率變換器的變換數(shù)設定參數(shù)中的至少一方的增減量，其對應于第二頻率合成器的變換數(shù)設定參數(shù)、頻率變換器的變換數(shù)設定參數(shù)和上述直接數(shù)字合成器的頻率設定參數(shù)，各個頻率設定參數(shù)在第二頻率合成器的輸出頻帶內(nèi)不會從直接數(shù)字合成器輸出預定電平以上的寄生雜波，在參數(shù)變更裝置變更上述變換數(shù)設定參數(shù)和頻率設定參數(shù)以使預定電平以上的寄生雜波不會包含在第二頻率合成器的輸出頻帶內(nèi)時，從上述存儲裝置讀出對應于上述第二頻率合成器的變換數(shù)設定參數(shù)、上述頻率變換器的變換數(shù)設定參數(shù)和上述直接數(shù)字合成器的頻率設定參數(shù)的上述增減量，根據(jù)該增減量使上述變換數(shù)設定參數(shù)中的至少一方進行增減，同時，根據(jù)該使該至少一方進行增減的變換數(shù)設定參數(shù)來變更直接數(shù)字合成器的頻率設定參數(shù)。
在本發(fā)明中，包括第一頻率合成器，具有與基準時鐘同步并以根據(jù)頻率設定參數(shù)的頻率進行輸出的直接數(shù)字合成器；頻率變換器，根據(jù)變換數(shù)設定參數(shù)變換上述直接數(shù)字合成器的輸出頻率并輸出；第二頻率合成器，根據(jù)變換數(shù)設定參數(shù)變換上述頻率變換器的輸出頻率并輸出；輸入裝置，輸入與應從上述第二頻率合成器輸出的輸出頻率對應的數(shù)據(jù)作為地址；存儲裝置，把對應于應從上述第二頻率合成器輸出的輸出頻率的數(shù)據(jù)作為地址，使在該各個地址表示的各個數(shù)據(jù)存儲區(qū)域中出現(xiàn)在直接數(shù)字合成器的輸出中的預定電平以上的寄生雜波不包括在上述第二頻率合成器的輸出頻帶內(nèi)，預先存儲上述第二頻率合成器以上述輸出頻率輸出的上述直接數(shù)字合成器的頻率設定參數(shù)、上述頻率變換器的變換數(shù)設定參數(shù)和上述第二頻率合成器的變換數(shù)設定參數(shù)，在由上述輸入裝置輸入了上述地址的情況下，把對應于該地址的上述直接數(shù)字合成器的頻率設定參數(shù)、上述頻率變換器的變換數(shù)設定參數(shù)和上述上述第二頻率合成器的變換數(shù)設定參數(shù)分別輸出給上述直接數(shù)字合成器、上述頻率變換器和上述第二頻率合成器。
在本發(fā)明中，第一頻率合成器具有可變分頻器，作為頻率變換器，根據(jù)變換數(shù)設定參數(shù)對直接數(shù)字合成器的輸出頻率進行分頻。
在本發(fā)明中，第二頻率合成器是鎖相環(huán)，在根據(jù)變換數(shù)設定參數(shù)變換上述第一頻率合成器的輸出頻率并作為與應從第二頻率合成器輸出的輸出頻率對應的數(shù)據(jù)進行輸出時，根據(jù)上述變換數(shù)設定參數(shù)輸出該輸出頻率以使可變分頻器分頻的頻率與上述第一頻率合成器的輸出頻率相一致。
圖1是表示實施例1的構成的構成圖；圖2是表示實施例2的構成的構成圖；圖3是表示實施例2的參數(shù)運算處理部3的構成的構成圖；圖4是表示存儲在實施例2的存儲器32中的判定標志表T的內(nèi)容的圖；圖5是表示實施例2的頻率合成器的動作的流程圖；圖6是表示圖5的步驟80中所示的參數(shù)k、R、N的變更處理的流程圖；圖7是適用于在基準振蕩器內(nèi)具有多臺可變分頻器的頻率合成器的實施例2的構成圖；圖8是表示實施例3的參數(shù)運算處理部3的構成的構成圖；圖9是表示實施例3的存儲器32的內(nèi)容的圖；圖10是表示實施例4的參數(shù)運算處理部3的構成的圖；圖11是表示實施例4的存儲器32的存儲內(nèi)容的圖；圖12是表示實施例5的參數(shù)運算處理部3的構成的圖；圖13是表示實施例5的存儲器32的存儲內(nèi)容的圖；圖14是表示判定標志輸出部35中的判定標志輸出之前的處理程序的流程圖；圖15是表示實施例6的參數(shù)運算處理部3的構成的圖；圖16是表示實施例6的存儲器32的存儲內(nèi)容的圖；圖17是表示實施例6的判定標志輸出部35中的判定標志輸出之前的處理程序的流程圖；圖18是表示實施例7的參數(shù)運算處理部3的構成的圖；圖19(a)、(b)分別是表示頻率設定參數(shù)k中的特定頻率設定參數(shù)ks的出現(xiàn)方的圖；圖20是表示實施例7的判定標志輸出部35中的判定標志輸出之前的處理程序的流程圖；圖21是表示實施例8的頻率合成器的構成的圖；圖22是表示實施例8的參數(shù)運算處理部3的構成的圖；圖23是表示實施例8的存儲器32的存儲內(nèi)容的圖；圖24是表示實施例8的判定標志輸出部35中的判定標志輸出之前的處理程序的流程圖；圖25是表示實施例9的參數(shù)運算處理部3的構成的圖；圖26是表示實施例9的存儲器32的存儲內(nèi)容的圖；圖27是表示參數(shù)運算設定部31中的參數(shù)再運算處理的流程圖；圖28是表示實施例10的構成的圖29是表示實施例10的存儲器7的存儲內(nèi)容的圖；圖30是表示實施例10的動作的流程圖；圖31是表示實施例11的構成的圖；圖32是表示實施例11的另一種構成的圖；圖33是表示實施例12的構成的圖；圖34是表示實施例12的另一種構成的圖；圖35是表示實施例13的構成的圖；圖36是表示實施例13的另一種構成的圖；圖37是表示實施例14的構成的圖；圖38是表示實施例14的另一種構成的圖；圖39是表示現(xiàn)有頻率合成器的構成圖；圖40是表示現(xiàn)有的DDS的構成圖；圖41是表示現(xiàn)有的DDS另一種構成圖；圖42是表示現(xiàn)有頻率合成器的另一種構成圖；圖43是表示現(xiàn)有頻率合成器的另一種構成圖；圖44是表示DDS的輸出頻譜的圖；圖45(a)、(b)分別是不能抑制的DDS的寄生雜波頻譜的說明圖；圖46是表示對應于DDS的輸出頻率fd的高次諧波的次數(shù)m的寄生雜波電平SPdds的圖。
實施例1下面參照附圖來說明本發(fā)明的頻率合成器的實施例1。
圖1是表示實施例1的頻率合成器的構成。在該圖1中，與圖42等所示的現(xiàn)有技術相同的部分使用相同的標號來進行說明。
在圖1中，該實施例1的頻率合成器由作為第一頻率合成器的基準振蕩器1和作為第二頻率合成器的PLL2組成，基準振蕩器1具有輸出頻率fck的時鐘信號的基準時鐘11、輸出與該時鐘信號同步并對應于頻率設定參數(shù)k的頻率fd的DDS12、以作為分頻數(shù)的變換數(shù)設定參數(shù)(以下稱為「分頻數(shù)設定參數(shù)」)R對DDS12的輸出頻率fd進行分頻的可變分頻器13，而PLL2具有相位比較器21、環(huán)路濾波器22、電壓控制振蕩器(VCO)23、以分頻數(shù)設定參數(shù)N對電壓控制振蕩器(VCO)23的輸出頻率fout進行分頻的可變分頻器24。
該實施例1的頻率合成器，其特征在于，可以通過來自外部的設定來設定基準振蕩器1內(nèi)的DDS12的頻率設定參數(shù)k，同時，可以同樣地設定PLL2內(nèi)的可變分頻器24的分頻數(shù)設定參數(shù)N，而且，可以同樣設定基準振蕩器1內(nèi)的可變分頻器13的分頻數(shù)設定參數(shù)R，這三個設定參數(shù)為可以根據(jù)PLL2的輸出頻率fout設定的三諧振型。在圖1中，L是DDS12的頻率設定參數(shù)k的位數(shù)，fr是可變分頻器13的輸出頻率也是PLL2的輸入頻率。
其中，由于DDS12的輸出頻率fd是式(1)所示的那樣，則由下式(4)給出圖1所示的的實施例1的頻率合成器的輸出頻率foutfout＝fd·N/R＝N·k·fck/(R·2L) …(4)即，頻率合成器的輸出頻率fout，按該式(4)所示的那樣，由三個頻率設定參數(shù)k、R、N的值決定。參數(shù)k、R、N由于各自具有設定的自由度而不是一義地決定的。
接著，說明該實施例1的頻率合成器的動作，在根據(jù)從PLL2輸出的輸出頻率fout而把設定參數(shù)設定到基準振蕩器1和PLL2中時，根據(jù)PLL2的輸出頻率fout在PLL2的輸出頻帶內(nèi)適當?shù)剡x擇頻率設定參數(shù)k以使DDS12不輸出預定電平以上的高寄生雜波，但是，由于可以設定DDS12的頻率設定參數(shù)k、可變分頻器24的分頻數(shù)設定參數(shù)N、可變分頻器13的分頻數(shù)設定參數(shù)R的三個參數(shù)，而調整分頻數(shù)設定參數(shù)N和分頻數(shù)設定參數(shù)R兩者，以使應從PLL2輸出的輸出頻率fout和選擇的頻率設定參數(shù)k滿足式(4)。
這樣，按照該實施例1的頻率合成器，當根據(jù)PLL2的輸出頻率fout在PLL2的輸出頻帶內(nèi)適當?shù)剡x擇頻率設定參數(shù)k以使DDS12不輸出預定電平以上的高寄生雜波時，由于能夠調整分頻數(shù)設定參數(shù)N和分頻數(shù)設定參數(shù)R兩者，就能展寬謀求低寄生雜波時的頻率設定參數(shù)k的選擇范圍，同時，雖然可變分頻器的臺數(shù)增加了，但由于作為各個可變分頻器13、24的分頻數(shù)設定參數(shù)的分頻數(shù)R、N的范圍不需要那么大，而能夠進行低成本的零件選擇，就能在作為整體的低成本下提高頻率參數(shù)的設定自由度。
在該實施例1的說明中，雖然說明了在基準振蕩器1中設置一臺可以根據(jù)PLL2的輸出頻率fout來設定分頻數(shù)設定參數(shù)R的可變分頻器13，但是，在本發(fā)明中，可以在基準振蕩器1內(nèi)設置兩臺以上這樣的可變分頻器，可以在PLL2內(nèi)設置一臺或多臺，在基準振蕩器1和PLL2之外，也可以設置一臺或多臺，主要的是，能根據(jù)輸出頻率fout而設定的頻率合成器內(nèi)的設定參數(shù)的數(shù)量如果是三個以上也可以。
實施例2在該實施例2的頻率合成器中，容易并自動地進行最佳的設定參數(shù)k、R、N的設定以不輸出實施例1中的高寄生雜波。
圖2是表示該實施例2的頻率合成器的構成。在該圖2中，與圖1相同的部分使用相同的標號來進行說明。
在圖2中，該實施例2的頻率合成器，其特征在于，包括由基準時鐘11、DDS12和可變分頻器24所構成的基準振蕩器1和由相位比較器21、環(huán)路濾波器22、電壓控制振蕩器(VCO)23和可變分頻器24所構成的PLL2，同時還包括參數(shù)運算處理部3、輸入裝置4。
輸入裝置4由開關、數(shù)字鍵、鍵盤等組成，其中構成為向參數(shù)運算處理部3輸入分別對應于PLL2的輸出頻率fout、可變分頻器13的輸入頻率fr和DDS12的輸出頻率fd的輸出頻率數(shù)據(jù)Dout、Dr、Dd。
參數(shù)運算處理部3，其結構由下述的圖2進行說明，若說明其功能，當從輸入裝置4輸入各個輸出頻率數(shù)據(jù)Dout、Dr、Dd時，就不會從PLL2輸出出現(xiàn)在DDS12的輸出中的預定電平以上的寄生雜波，并且，為了從PLL2輸出對應于輸入的Dout的輸出頻率fout，求出作為可變分頻器24的分頻數(shù)N的分頻數(shù)設定參數(shù)N、作為可變分頻器13的分頻數(shù)R的分頻數(shù)設定參數(shù)R和DDS12的頻率設定參數(shù)k，把該求出的各個設定參數(shù)k、R、N分別設定到可變分頻器24、可變分頻器13和DDS12中。在圖1中，fck是基準時鐘11的輸出頻率，fr是可變分頻器13的輸出頻率也是PLL2的輸入頻率，L是DDS12的頻率設定參數(shù)k的位數(shù)。
圖3表示該實施例2的參數(shù)運算處理部3的構成。在該圖中，311是第一變換數(shù)設定參數(shù)運算裝置，312是第二變換數(shù)設定參數(shù)運算裝置，313是頻率設定參數(shù)運算裝置，314是參數(shù)判定裝置，315是參數(shù)變更裝置，316是參數(shù)設定裝置，31是由這些裝置311～316組成的參數(shù)運算設定部。而且，32是存儲后述的判定標志表T的存儲器，33是從把對應于被指定的頻率設定參數(shù)k的判定標志存儲到存儲器32中的判定標志表T中讀出的判定標志讀出部。
圖4表示存儲在存儲器32中的判定標志表T的內(nèi)容。在該圖中，在該判定標志表T中預先存儲對于每個0～2L-1的DDS12的頻率設定參數(shù)k以0或1表示各個頻率設定參數(shù)k是否對應于寄生雜波電平高的特定頻率設定參數(shù)ks的判定標志h。L是DDS12的頻率設定參數(shù)k的位數(shù)。
其中，該判定標志h取下式(5)的值h＝1(k≠ks)h＝0(k＝ks)…(5)成為高寄生雜波的特定頻率設定參數(shù)ks有s＝1、…、p的p個。
下面參照附圖來說明以上構成的實施例2的頻率合成器的動作。
圖5表示該實施例2的頻率合成器的動作。
首先，在該實施例2的頻率合成器中，輸入裝置4分別把與應從PLL2輸出的輸出頻率fout對應的數(shù)據(jù)Dout、與可變分頻器13的輸出頻率fr對應的任意的Dr和與DDS12的輸出頻率fd所對應的任意Dd輸入到參數(shù)運算設定部31中(步驟S10)。
這樣，在參數(shù)運算設定部31中，第一變換數(shù)設定參數(shù)運算裝置311、第二變換數(shù)設定參數(shù)運算裝置312、頻率設定參數(shù)運算裝置313接受輸入裝置4輸入的這些數(shù)據(jù)Dout、Dr、Dd，由可變分頻器24進行逆運算而求出可變分頻器24的分頻數(shù)N、可變分頻器13的分頻數(shù)R和DDS12的頻率設定參數(shù)k，以該順序即從PLL2輸出與數(shù)據(jù)Dout對應的輸出頻率fout(步驟S20～50)。
具體地說，首先，第一變換數(shù)設定參數(shù)運算裝置311以例如下式(6)求出設定可變分頻器24的分頻數(shù)N的分頻數(shù)設定參數(shù)N(步驟S20)N＝int[Dout/Dr〕或N＝round[Dout/Dr](6)其中round[ ]是把[ ]內(nèi)的小數(shù)點以下的值四舍五入的函數(shù)，int[ ]是把[ ]內(nèi)的小數(shù)點以下的值舍去的函數(shù)。之所以使用這些函數(shù)，是因為在此實施例2的頻率合成器中各個設定參數(shù)k、R、N只能取整數(shù)值，不言而喻，可以用其他的函數(shù)來代替，而且，如果各個設定參數(shù)k、R、N取整數(shù)值以外的的值，可以是取整數(shù)值以外的函數(shù)。
接著，第二變換數(shù)設定參數(shù)運算裝置312使用該分頻數(shù)N和輸入數(shù)據(jù)Dr，在對應于數(shù)據(jù)Dout的輸出頻率fout和分頻數(shù)N的情況下，由下式(7)求出與應從可變分頻器13輸出的輸出頻率對應的Dr’(步驟S30)Dr’＝Dout/N…(7)其中，由于應設定到可變分頻器13中的分頻數(shù)設定參數(shù)R也取整數(shù)值，第二變換數(shù)設定參數(shù)運算裝置312由下式(8)從Dr’和Dd求出可變分頻器13的分頻數(shù)設定參數(shù)R(步驟S40)R＝int[Dr’/Dd]或R＝round[Dr’/Dd]…(8)最后，頻率設定參數(shù)運算裝置313求出應設定到DDS12中的頻率設定參數(shù)k，但由于該k也取整數(shù)值，則根據(jù)式(4)以下式(9)從Dout、R和N求出DDS12的頻率設定參數(shù)k，并輸出給參數(shù)判定裝置314(步驟S50)k＝int[(Dout·R·2L)/(Dck·N)]或者k＝round[(Dout·R·2L)/(Dck·N)]…(9)其中，L是給DDS12設定的頻率設定參數(shù)k的位數(shù)，Dck是相當于DDS12的時鐘頻率fck的數(shù)據(jù)。L和Dck可以作為數(shù)據(jù)預先存儲在參數(shù)運算處理部3內(nèi)，也可以從外部輸入。
當參數(shù)判定裝置314從頻率設定參數(shù)運算裝置313接受到頻率設定參數(shù)k時，把該頻率設定參數(shù)k送給判定標志讀出部33，在判定標志讀出部33中，從圖3所示的存儲器32的判定標志表T讀出對應于該頻率設定參數(shù)k的判定標志h，根據(jù)該判定標志h來判定頻率設定參數(shù)k是否不對應于寄生雜波高的特定頻率設定參數(shù)ks，即是否是k≠ks(步驟S60)。
其結果，當讀出的判定標志h是1，k≠ks，即判定為頻率設定參數(shù)k不對應于寄生雜波高的特定頻率設定參數(shù)ks時(步驟S60“YES”)，參數(shù)判定裝置314把該判定結果輸出給參數(shù)變更裝置315。這樣一來，參數(shù)變更裝置315不對由運算求出的各個設定參數(shù)k、R、N進行變更而送給參數(shù)設定裝置316，參數(shù)設定裝置316分別把該求出的設定參數(shù)k、R、N原樣輸出給DDS12、可變分頻器13和可變分頻器24來進行設定(步驟S70)。
與此相反，當讀出的判定標志h是0，k＝ks，即判定為頻率設定參數(shù)k對應于寄生雜波高的特定頻率設定參數(shù)ks時(步驟S60“NO”)，參數(shù)判定裝置314把該判定結果輸出給參數(shù)變更裝置315。這樣一來，參數(shù)變更裝置315在變?yōu)閗≠ks之前(步驟S60“YES”)，反復進行下圖6詳細描述的設定參數(shù)k、R、N的變更處理(步驟S80)，直到變?yōu)閗≠ks為止(步驟S60“YES”)，其各個設定參數(shù)k、R、N才被送給參數(shù)設定裝置316，參數(shù)設定裝置316分別把該各個設定參數(shù)k、R、N輸出給DDS12、可變分頻器13和可變分頻器24來進行設定(步驟S70)。
下面詳細說明圖5的步驟S80所示的參數(shù)變更裝置315中的各個設定參數(shù)k、R、N的變更處理。
在圖6表示圖5的步驟S80所示的設定參數(shù)k、R、N的變更處理。
在該變更處理中，參數(shù)變更裝置315由下式(10)修正在上述步驟10的處理中輸入的與應從PLL2輸出的輸出頻率對應的數(shù)據(jù)Dout和在步驟20～50的處理中求出的各個設定參數(shù)k、R、N中的R和N(步驟S810，S820)N＝N+αR＝R+β…(10)其中，α是N的增量，β是R的增量，α和β預先存儲在參數(shù)運算處理部3內(nèi)。雖然在該實施例2中，是變更了R和N兩者，但是，也可以僅通過增減N或R一方來進行變更。
把上述那樣變更的新的R和N代入式(9)而求出新的設定參數(shù)k(步驟S830)。
如果把這樣的設定參數(shù)k、R、N進行再運算而變更其值，返回到圖5的步驟S60的處理，進行設定參數(shù)k的再判定，在變?yōu)閗≠ks之前，一邊使參數(shù)N、R只增加α、β，一邊重復進行設定參數(shù)k、R、N的再運算。
這樣，根據(jù)該實施例2的頻率合成器，如果由輸入裝置4把對應于應從PLL2輸出的輸出頻率fout的數(shù)據(jù)Dout等輸入到參數(shù)運算處理部3中，參數(shù)運算處理部3自動地運算設定參數(shù)k、R、N，并設定到可變分頻器24、13和DDS12中，因此，對應于應從PLL2輸出的輸出頻率fout的設定參數(shù)k、R、N的設定作業(yè)變得容易了。
在該實施例2的頻率合成器中，當運算設定參數(shù)k、R、N時，同預先存儲了設定參數(shù)k的值的寄生雜波電平高的ks進行比較，在變?yōu)閗≠ks之前反復進行，并對設定參數(shù)k、R、N進行再運算，以輸出滿足k≠ks的設定參數(shù)k、R、N，由此，就能自動地避開寄生雜波電平高的ks的使用，而使出現(xiàn)在DDS12的輸出中的高寄生雜波遠離到PLL2的輸出頻帶外。由此，由于不會從PLL2輸出高寄生雜波，就能謀求低成本化。
在該實施例2的頻率合成器中，由于在存儲器32中預先存儲了設定參數(shù)k是否對應于寄生雜波電平高的ks的判定結果，與通過計算來判定設定參數(shù)k是否對應于ks的情況相比較，就能謀求縮短k的判定中所需要的時間，即在各個設定參數(shù)的變更中所需要的時間，而具有提高頻率切換速度的效果。
雖然在上述的實施例2的頻率合成器中，以輸入裝置4輸入上述三個各輸出頻率數(shù)據(jù)Dout、Dr、Dd的情況為例進行了說明，但是，在本發(fā)明中，如果輸入裝置4最少輸入表示應從PLL2輸出的輸出頻率fout的輸出頻率數(shù)據(jù)Dout就足夠了，那么就不需要輸入其他的輸出頻率數(shù)據(jù)Dr、Dd。即，雖然需要對應于應從PLL2輸出的輸出頻率fout的輸出頻率數(shù)據(jù)Dout從外部輸入而進行指示，但是，由于Dr和Dd可以是任意值，參數(shù)運算設定部31可以預先設定或存儲固定值等作為初始值。
雖然在上述的實施例2的頻率合成器中，說明的是把設定參數(shù)k是否對應于寄生雜波電平高的ks的判定結果作為判定標志表T預先存儲到存儲器32中，但是，在本發(fā)明中，可以不必設置這樣的存儲判定標志表T的存儲器32，而通過運算式等判定該頻率設定參數(shù)k是否在PLL2的輸出頻帶內(nèi)從DDS12輸出了預定電平以上的寄生雜波。
雖然在上述的實施例2的頻率合成器中，以在基準振蕩器1中具有一臺可變分頻器13的情況為例進行了說明，但是，即使在基準振蕩器1內(nèi)外具有多臺可變分頻器13，該實施例2也能適用。
圖7表示適用于在基準振蕩器1內(nèi)具有多臺可變分頻器的頻率合成器的實施例2的頻率合成器的構成。在該圖所示的頻率合成器中，基準振蕩器1a具有N臺可變分頻器13r1～13rn，輸入裝置4a，除了數(shù)據(jù)Dout、Dd之外，還把對應于各個可變分頻器13r1～13rn的輸出頻率的數(shù)據(jù)Dr1～Drn輸入到參數(shù)運算處理部3a中。
為此，當參數(shù)運算處理部3a在從輸入裝置4a輸入數(shù)據(jù)Dout、Dd的同時輸入對應于各個可變分頻器13r1～13rn的輸出頻率的數(shù)據(jù)Dr1～Drn時，在PLL2的可變分頻器24之后，以可變分頻器13rn、可變分頻器13rn-1、…、可變分頻器13r2、可變分頻器13r1的順序求出頻率設定參數(shù)，最后，求出DDS12的頻率設定參數(shù)。這樣一來，與上述圖1所示的構成的情況相同，可以把各個設定參數(shù)輸出到PLL2的可變分頻器24和基準振蕩器1a內(nèi)的多臺可變分頻器13r1～13rn、以及DDS12中。
在上述的實施例2的頻率合成器中，雖然未對由構成參數(shù)運算處理部3的第一變換數(shù)設定參數(shù)運算裝置311、第二變換數(shù)設定參數(shù)運算裝置312、頻率設定參數(shù)運算裝置313、參數(shù)判定裝置314、參數(shù)變更裝置315、參數(shù)設定裝置316所組成的參數(shù)運算設定部31和判定標志讀出部33的構成進行具體的描述，但是，也可以由邏輯電路形成的硬件實現(xiàn)，或者通過以由DSP和CPU等產(chǎn)生的軟件為基礎的處理來實現(xiàn)，只要能實現(xiàn)上述功能就行。
實施例3該實施例3的頻率合成器，與上述實施例2相同，再運算或變更設定參數(shù)k、R、N以避開寄生雜波電平變高的特定頻率設定參數(shù)ks，但是，參數(shù)運算處理部的構成與上述實施例2不同，改變存儲器中的判定標志h的存儲方法而不需要參數(shù)運算處理部3內(nèi)的判定標志讀出部33的構成。
由此，在該實施例3的頻率合成器中，由于除了參數(shù)運算處理部的構成和存儲器中的判定標志h的存儲方法之外，與上述實施例2相同，因而，使用上述實施例2的構成圖和流程圖來進行說明。
圖8表示該實施例3的參數(shù)運算處理部3a的構成。在圖中，31是與實施例2同樣的參數(shù)運算設定部，32a是由下述圖9所示的方法存儲判定標志h的存儲器。
圖9表示該實施例3的存儲器32a的內(nèi)容。如圖所示的那樣，在該存儲器32a中，DDS 12的L位的頻率設定參數(shù)k作為地址，預先存儲著判定標志h，該判定標志h用以根據(jù)在該各個地址表示的數(shù)據(jù)存儲區(qū)域中，作為各個地址的上述頻率設定參數(shù)k，判定DDS12的輸出是否包含高寄生雜波。
具體地說，DDS12的頻率設定參數(shù)k，表示為00000、00001、…、01010、…、2L-1以作為存儲器32a的5位的地址，在該地址表示的存儲區(qū)域中，存儲著以0或1代表的判定標志h。L是給DDS12輸出的頻率設定參數(shù)k的位數(shù)。
下面說明該實施例3的頻率合成器的動作。
首先，在該實施例3中，與上述實施例2相同，當輸入裝置4輸入應從PLL2輸出的輸出頻率fout所對應的數(shù)據(jù)Dout時，參數(shù)運算設定部31通過圖5的步驟10到50的處理求出各設定參數(shù)k、R、N，在步驟60的處理中，判定該求出的設定參數(shù)k是否對應于寄生雜波電平高的特定頻率設定參數(shù)ks，由此，輸出該設定參數(shù)k。
這樣一來，在該實施例3中，由于該設定參數(shù)k作為地址輸入到存儲器32a中，存儲器32a向參數(shù)運算設定部31輸出存儲在該地址中的設定參數(shù)k所對應的判定標志h，參數(shù)運算設定部31根據(jù)該判定標志h與上述實施例2相同地進行判定。
具體地說，在由運算求出的DDS12的頻率設定參數(shù)k為例如k＝01011的情況下，由于在存儲器32a的地址編號01011進行存取，則如圖9所示的那樣，讀出存儲在地址編號01011中的0的判定標志h。
由此，在此情況下，由于表示出了由0的判定標志h所求出的設定參數(shù)k對應于寄生雜波高的特定頻率設定參數(shù)ks，而在圖5的步驟S60中判定為NO，轉換到步驟S80的處理中，進行圖6所示的步驟S80的處理，進行各個設定參數(shù)k、R、N的再運算。
這樣，根據(jù)該實施例3的頻率合成器，與實施例2相同，如果從外部把輸出頻率fout等輸入到參數(shù)運算處理部3a中，參數(shù)運算處理部3a自動地求出各個設定參數(shù)k、R、N并設定給DDS12和可變分頻器24、13，因此，在設定參數(shù)k、R、N的設定中就不花費工夫，同時，在求出各個設定參數(shù)k、R、N時，判定設定參數(shù)k是否同寄生雜波電平高的特定頻率設定參數(shù)ks相一致，而能夠事先避開輸出特定頻率設定參數(shù)ks，因此就能謀求頻率合成器的低寄生雜波化。
在該實施例3的頻率合成器中，由于DDS12的頻率設定參數(shù)k作為地址在該各個地址表示的數(shù)據(jù)存儲區(qū)域中存儲了用以判定頻率設定參數(shù)k是否對應于特定頻率設定參數(shù)ks的判定標志h，則在求出各個設定參數(shù)k、R、N時，就能把該設定參數(shù)k作為地址而讀出其判定標志h，同上述實施例2的情況相比較，就不需要判定標志讀出部33的構成，則構成變得簡單，同時，還能縮短在設定參數(shù)k的判定中所需要的時間。其結果，根據(jù)該實施例3，與實施例2的情況相比，就能謀求縮短各個設定參數(shù)的變更中所需要的時間，而能夠加快頻率合成器的頻率切換速度。
在該實施例3的頻率合成器中，雖然說明的是把頻率設定參數(shù)k的全部0～2L-1的判定標志h登錄到存儲器32a中，但是，在本發(fā)明中，例如可以僅限于實際使用的范圍來登錄頻率設定參數(shù)k。由此就能防止存儲器32a的容量的增大。
在該實施例3的頻率合成器中，雖然未對參數(shù)運算設定部31的構成進行具體描述，但是，與上述實施例2的情況相同，可以是由邏輯電路形成的硬件，也可以是由DSP和CPU等產(chǎn)生的軟件為基礎的處理，只要能實現(xiàn)上述功能就行。該方案對以下說明的實施例也是相同的。
實施例4該實施例4的頻率合成器是改進的方案，以便不增加上述實施例3的存儲器32a的容量。即，在DDS12的頻率設定參數(shù)k的位長L為例如32位的情況下，在實施例3中，由于把該頻率設定參數(shù)k作為存儲器32a的地址，則在存儲器32a中需要約4.3G的位的容量，這是不現(xiàn)實的，因此，在該實施例4中，具有把存儲器的地址進行跳選的結構。
由此，該實施例4的頻率合成器，僅參數(shù)運算處理部的構成與上述實施例2不同，主要說明參數(shù)運算處理部的構成和動作。
圖10表示該實施例4的參數(shù)運算處理部3b的構成。在圖中，31是與上述實施例1相同的參數(shù)運算設定部，32b是如下圖11所示的那樣與實施例3相比大幅度削減了存儲容量而存儲著判定標志h的存儲器，34是下位切斷部，切斷從參數(shù)運算設定部31輸出的DDS12的頻率設定參數(shù)k的下位并輸出給存儲器32b。
圖11表示實施例4的存儲器32b的存儲內(nèi)容。在該存儲器32b中，如圖所示的那樣，在用5位代表DDS12的頻率設定參數(shù)k的情況下，將其上4位作為存儲器的地址h，在該各個地址表示的數(shù)據(jù)存儲區(qū)域中，預先存儲著用以根據(jù)把各個地址作為上4位的頻率設定參數(shù)k，判別DDS12的輸出是否包含了高寄生雜波的判定標志h。其中，由于在設定參數(shù)k的5位中，把上4位作為地址來使用，而僅切斷最下位，則存儲器32b的容量為上述實施例3情況下的1/2。
下面說明該實施例4的頻率合成器的動作。
首先，在該實施例4的頻率合成器中，與上述實施例3相同，當輸入裝置4把應從PLL2輸出的輸出頻率fout所對應的數(shù)據(jù)Dout輸入到參數(shù)運算處理部3b時，參數(shù)運算處理部3的參數(shù)運算設定部31通過圖5的步驟10到50的處理求出各個設定參數(shù)k、R、N，在步驟60的處理中，判定設定參數(shù)k是否對應于寄生雜波電平高的特定頻率設定參數(shù)ks，由此，把該設定參數(shù)k輸出給下位切斷部34。
當下位切斷部34輸入設定參數(shù)k時，切斷設定參數(shù)k的不足上4位的下位而輸出給存儲器32b。由于存儲器32b把設定參數(shù)k的上4位作為地址而輸入，則把與設定參數(shù)k的上4位所對應的判定標志h輸出給參數(shù)運算設定部31，參數(shù)運算設定部31根據(jù)該判定標志h來判定設定參數(shù)k是否對應于寄生雜波電平高的特定頻率設定參數(shù)ks。
具體地說，在由運算求出的DDS12的頻率設定參數(shù)k為例如k＝10110或10111的情況下，由于其上4位是1011，則如圖11所示的那樣，輸出存儲在存儲器32b的地址編號1011中的0的判定標志h。由此，在此情況下，由于參數(shù)運算設定部31表示出了由0的判定標志h所求出的設定參數(shù)k對應于寄生雜波高的特定頻率設定參數(shù)ks，而在圖5的步驟S60中判定為NO，轉換到步驟S80的處理中，進行圖6所示的步驟S80的處理，進行各個設定參數(shù)k、R、N的再運算。
這樣，根據(jù)該實施例4的頻率合成器，與實施例2相同，如果把與應從PLL2輸出的輸出頻率fout對應的數(shù)據(jù)Dout等輸入到參數(shù)運算處理部3b中，參數(shù)運算處理部3b自動地求出各個設定參數(shù)k、R、N并進行設定，因此，在設定參數(shù)k、R、N的設定中就不花費工夫，同時，在求出各個設定參數(shù)k、R、N時，判定設定參數(shù)k是否同寄生雜波電平高的特定頻率設定參數(shù)ks相一致，而能夠事先避開輸出特定頻率設定參數(shù)ks，因此就能謀求頻率合成器的低寄生雜波化。
在該實施例4的頻率合成器中，由于將DDS12的頻率設定參數(shù)k的上預定位作為地址并存儲了判定標志h，該判定標志h代表在該各個地址表示的數(shù)據(jù)存儲區(qū)域中把其地址作為上預定位的頻率設定參數(shù)k是否對應于特定頻率設定參數(shù)ks，就能與上述實施例3相同，能縮短在k的判定中所需要的時間，同時，與實施例3的情況相比，還能削減存儲器32b的容量。如進行具體的說明，當頻率設定參數(shù)k為例如32位的高分解能時，雖然存儲器32b的容量為約4.3G位，但是，當把其跳選到例如16位的1/2時，用約66k位就夠用的了。其結果，通過削減存儲器的容量，就能使用低成本的存儲器，由此，就能謀求降低制造成本。
實施例5該實施例5的頻率合成器，與上述實施例4相同，構成為與上述實施例3相比削減了用于設定參數(shù)k的判定的存儲器容量，但是，象上述實施例3那樣，把頻率設定參數(shù)k進行跳選而作為地址，而不是把對應于頻率設定參數(shù)k的判定標志h預先存儲在存儲器中，是把寄生雜波電平變高的特定頻率設定參數(shù)ks的范圍預先存儲在存儲器中，來判定由該范圍求出的頻率設定參數(shù)k是否對應于ks。
由此，該實施例5的頻率合成器僅參數(shù)運算處理部的構成與上述實施例2～3不同，因此，主要說明參數(shù)運算處理部的構成和動作。
圖12表示該實施例5的參數(shù)運算處理部3c的構成。在圖中，31是與上述實施例相同的參數(shù)運算設定部，32c是存儲著寄生雜波變高的DDS的特定頻率設定參數(shù)ks的范圍的存儲器，35是根據(jù)存儲在存儲器32c中的特定頻率設定參數(shù)ks來判定是否不對應于特定頻率設定參數(shù)ks并把該判定結果作為判定標志h輸出的判定標志輸出部。
圖13表示實施例5的存儲器32c的存儲內(nèi)容。對應于地址i(i＝0，1，2，…)而在每個特定頻率設定參數(shù)ks的范圍中，把各范圍中的特定頻率設定參數(shù)ks的下限值ai和上限值bi從低的一方依次存儲到該存儲器32c中。其中，如圖所示的那樣，以7位代表特定頻率設定參數(shù)ks。
下面，參照附圖來說明該實施例5的頻率合成器的動作。
圖14表示判定標志輸出部35中的判定標志輸出之前的處理程序。在進入該處理之前，在該實施例5的頻率合成器中，與上述各個實施例的情況相同，通過輸入裝置4把Dout、Dr、Dd輸入到參數(shù)運算設定部31，而求出各個設定參數(shù)k、R、N，頻率設定參數(shù)k被輸出到判定標志輸出部35中。
首先，當判定標志輸出部35從參數(shù)運算設定部31接受到頻率設定參數(shù)k時，對存儲器32c進行存取，讀出地址i(初始值為i＝0)的特定頻率設定參數(shù)ks的范圍的下限值ai和上限值bi(步驟S610)，判斷設定參數(shù)k是否屬于該下限值ai和上限值bi之間(步驟S612)。這里，其判斷的結果，在判斷為ai≤k≤bi即設定參數(shù)k處于下限值ai和上限值bi之間時(步驟S612“YES”)，該設定參數(shù)k是寄生雜波電平的高ks，因此，與上述實施例相同，把判定標志設定為0(步驟S614)，把0的判定標志h輸出給參數(shù)運算設定部31(步驟S670)。
與其相反，當判斷k＜ai或k＞bi即設定參數(shù)k不處于下限值ai和上限值bi之間時(步驟S612“NO”)，接著判斷參數(shù)k的值是否小于ai和bi的值(步驟S616“NO”)，設定參數(shù)k是否處于變?yōu)楦唠娖降募纳s波的范圍的判定還未結束，因而，把i增加+1(步驟S618)，再次進行上述步驟S610～616的處理。
另一方面，在判斷為參數(shù)k的值小于ai和bi的值(步驟S616“YES”)時，表示設定參數(shù)k是否處于變?yōu)楦唠娖降募纳s波的范圍的判定結束，由于不是對應于特定頻率設定參數(shù)ks，則把判定標志h設定為1(步驟S620)，把1的判定標志h輸出給參數(shù)運算設定部31(步驟S622)。
這樣，根據(jù)該實施例5的頻率合成器，與上述實施例2～5相同，如果把與應從PLL2輸出的輸出頻率fout對應的數(shù)據(jù)Dout等輸入到參數(shù)運算處理部3c中，參數(shù)運算處理部3c根據(jù)該Dout等自動地求出各個設定參數(shù)k、R、N并設定給DDS12等，因而，在設定參數(shù)k、R、N的設定中不花費工夫，同時，在求出各個設定參數(shù)k、R、N時，判定設定參數(shù)k是否與寄生雜波電平高的特定頻率設定參數(shù)ks相一致，而能夠事先避開把寄生雜波高的特定頻率設定參數(shù)ks輸出給DDS12，因此就能謀求頻率合成器的低寄生雜波化。
在該實施例5的頻率合成器中，由于在存儲器32c中存儲了寄生雜波高的特定頻率設定參數(shù)ks的范圍，與實施例2～4的情況相比，能夠削減存儲器32c的容量。其結果，由于能夠通過存儲器容量的削減而使用低成本的存儲器，就能謀求制造成本的降低。
實施例6該實施例6的頻率合成器，其特征在于與上述實施例4、5相同，削減了用于設定參數(shù)k的判定的存儲器容量那樣來構成，但是，為了進一步削減存儲器的容量，把DDS12在PLL2的輸出頻帶內(nèi)輸出的預定電平以上的寄生雜波的次數(shù)預先存儲到存儲器中，根據(jù)該次數(shù)來判定求出的頻率設定參數(shù)k是否不對應于ks。
由此，該實施例6的頻率合成器僅參數(shù)運算處理部的構成與上述實施例2～5不同，因此，主要說明參數(shù)運算處理部的構成和動作。
圖15表示該實施例6的參數(shù)運算處理部3d的構成。在圖中，31是與上述實施例相同的參數(shù)運算設定部，32d是預先存儲著下圖16所示的那樣在PLL2的輸出頻帶內(nèi)DDS12輸出的預定電平以上的高寄生雜波的次數(shù)m的存儲器，35a是根據(jù)存儲在存儲器32中的高寄生雜波的次數(shù)m來判定頻率設定參數(shù)k是否不對應于特定頻率設定參數(shù)ks并把其判定結果作為判定標志h輸出的判定標志輸出部。
圖16表示實施例6的存儲器32d的存儲內(nèi)容。在該存儲器32d中按2，3，4，…來預先登錄在每個存儲器32d的地址(i＝0，1，2，…，q)中出現(xiàn)在DDS12的輸出中的預定電平以上的高寄生雜波的次數(shù)mi。
下面對通過寄生雜波的次數(shù)m而能判定寄生雜波是否變?yōu)楦唠娖竭@點進行說明，一般，通過DDS12的輸出頻率fd和高寄生雜波的頻率fdds成為大致相等fd≈fdds的特定的fd，就不能在PLL2和濾波器等中抑制或除去其高寄生雜波。因此，高寄生雜波的頻率fdds象由式(3)所示的那樣由fdds＝|m·fd-n·fck|給出，但是，對應于寄生雜波的次數(shù)m的寄生雜波電平SPdds是圖46所示的那樣，寄生雜波電平SPdds的高寄生雜波的次數(shù)m限于次數(shù)低的特定次數(shù)m。由此，在該實施例6的頻率合成器中，在存儲器32d中僅存儲著包含在DDS12的輸出中的寄生雜波為高電平的特定次數(shù)m的值。
下面，說明該實施例6的判定標志輸出部35中的判定原理。
首先，由于最終不會從PLL2輸出高寄生雜波，如果寄生雜波電平高的次數(shù)m的寄生雜波的頻率fdds在PLL2的輸出頻帶內(nèi)不存在，就不滿足式(11)|fdds-fd|＜Δfpl1…(11)(但是，Δfpl1是PLL2的輸出頻帶。)若把式(3)代入該式(11)，而成為|(m±1)k/2L-n|＜Δfpl1/fck…(12)應該考慮的高寄生雜波的頻率fdds一般為基準時鐘11的輸出頻率fck的1/2以下。這樣，fdds為下式(13)fdds＝|m·fd-n·fck|＜0.5fck＝|m·k/2L-n|＜0.5 …(13)若對于基準時鐘11的輸出頻率f ck的高次諧波次數(shù)n而解該式(13)，成為下式(14)m·k/2L-0.5＜n＜m·k/2L+0.5 …(14)其中，由于次數(shù)n是整數(shù)，式(14)為下式(15)n＝round[k·m/2L]…(15)若把該式(15)代入式(12)，DDS12的頻率設定參數(shù)k的判定式為下式(16)那樣|(m±1)k/2L-round[k·m/2L]|＜Δfpl1/fck…(16)這樣，在設定參數(shù)k滿足式(16)的情況下，變?yōu)閺腜LL2輸出高寄生雜波。由此，如果預先存儲2L的值和Δfpl1/fck的值，就能從寄生雜波的次數(shù)m進行頻率設定參數(shù)k的判定。
下面參照附圖來說明該實施例6的頻率合成器。
圖17表示該實施例6的判定標志輸出部35中的判定標志輸出之前的處理程序。在進入該處理之前，在該實施例6的頻率合成器中，與上述各個實施例的情況相同，通過輸入裝置4把Dout、Dr、Dd輸入到參數(shù)運算設定部31，而求出各個設定參數(shù)k、R、N，頻率設定參數(shù)k被輸出到判定標志輸出部35中。
首先，在判定標志輸出部35a中，當從參數(shù)運算設定部31輸入頻率設定參數(shù)k時(步驟S630)，對存儲器32d進行存取，讀出地址i(初始值為i＝0)的寄生雜波的高電平的次數(shù)mi(步驟S632)，把k和mi代入式(16)，同Δfpl1/fck進行比較(步驟S634)。
其結果，當為|(mi±1)k/2L-round[k·mi/2L]|＜Δfpl1/fck時(步驟S634“YES”)，表示以該寄生雜波的次數(shù)mi從PLL2不輸出高寄生雜波，因此，作為判定標志h而設定0(步驟S636)，把該判定標志h＝0輸出給參數(shù)運算設定部31(步驟S644)。
與此相反，當為|(mi±1)k/2L-round[k·mi/2L]|≥Δfpl1/fck時(步驟S634“NO”)，表示以該寄生雜波的次數(shù)mi從PLL2不輸出高寄生雜波，因此，由于判斷是否有尚未判定的次數(shù)mi，接著判斷此次判斷的次數(shù)mi的地址i是否小于其最大值q(步驟S638)。在地址i小于其最大值q的情況下(步驟S638“YES”)，就會剩余未判定的寄生雜波的次數(shù)mi，因此，把地址i增大(步驟S640)，根據(jù)新的地址i來進行上述步驟S632、S634的處理，另一方面，當?shù)刂穒變?yōu)榈扔谠撟畲笾祋時(步驟S638“NO”)，對存儲在存儲器32d中的全部次數(shù)mi，結束判定，但是，由于在這些全部的次數(shù)mi中，不會從PLL2輸出高寄生雜波，因此，作為判定標志而設定1(步驟S642)，把該判定標志h＝1輸出給參數(shù)運算設定部31(步驟S644)。
這樣，根據(jù)該實施例6的頻率合成器，與上述實施例2～5相同，如果把與應從PLL2輸出的輸出頻率fout對應的數(shù)據(jù)Dout等輸入到參數(shù)運算處理部3d中，參數(shù)運算處理部3d自動地求出各個設定參數(shù)k、R、N并設定給DDS12等，因而，在設定參數(shù)k、R、N的設定中不花費工夫，同時，在求出各個設定參數(shù)k、R、N時，判定設定參數(shù)k是否與寄生雜波電平高的特定頻率設定參數(shù)ks相一致，而能夠事先避開把寄生雜波高的特定頻率設定參數(shù)ks輸出給DDS12，因此就能謀求頻率合成器的低寄生雜波化。
在該實施例6的頻率合成器中，由于在存儲器32d中存儲了出現(xiàn)在DDS12的輸出中的高寄生雜波的次數(shù)，而根據(jù)該次數(shù)進行頻率設定參數(shù)的判定，因此，與實施例2～5的情況相比，能夠大幅度削減存儲器32d的容量。其結果，由于能夠通過存儲器容量的削減而使用低成本的存儲器，就能謀求制造成本的降低。特別是，這樣的高寄生雜波輸出的寄生雜波的次數(shù)m的數(shù)如圖46所示的那樣受到很大限制，由此，一般，就不需要設置用于存儲這種寄生雜波的次數(shù)m的專用存儲器，因為如果存儲在其他的存儲器的空閑區(qū)域中就足夠了，則因不設置專用存儲器而可以降低制造成本。
實施例7實施例7的頻率合成器，如在本申請人發(fā)表的電子通信學會MW94-156使用頻率變換器的兩諧振型低寄生雜波DDS驅動PLL合成器」所記載的那樣，給DDS的輸出頻率fd的變化幅度Δfd簡化了對在窄的合成器(在上述文獻中Δfd/fck＝0.04％)中的DDS的頻率設定參數(shù)k是否不對應于寄生雜波電平的變高的ks的判定。
由此，在該實施例7的頻率合成器中，僅參數(shù)運算處理部3的構成與上述實施例2～6不同，因此，主要說明參數(shù)運算處理部3的構成和動作。
圖18表示該實施例7的參數(shù)運算處理部3e的構成。在圖中，31是與上述實施例相同的參數(shù)運算設定部，35b是判定標志輸出部，根據(jù)參數(shù)運算設定部31為了判定而輸出的設定參數(shù)k來判定該設定參數(shù)k是否不對應于輸出高寄生雜波的特定頻率設定參數(shù)ks，并把該判定結果作為判定標志h輸出。
下面，說明該實施例7的判定標志輸出部35b的判定原理。
首先，說明DDS12的輸出頻率fd的變化幅度Δfd非常窄時的DDS12的頻率設定參數(shù)k和寄生雜波變?yōu)楦唠娖降腄DS12的特定頻率設定參數(shù)ks的關系。
如圖44和上述實施例6中說明的那樣，寄生雜波變?yōu)楦唠娖骄褪羌纳s波的次數(shù)為特定的次數(shù)m時。當DDS12的輸出頻率fd的變化幅度Δfd限定在更窄頻帶中時，寄生雜波變?yōu)楦唠娖降拇螖?shù)m(以下稱為ms)被進一步限定。由此，首先，假定ms是一個，參照式(3)和式(1)而求出該特定的次數(shù)ms的寄生雜波頻率fdds在DDS12的輸出頻率fd附近即fd≈fdds時的ks，而成為以下這樣，由式(17)表示fd≈fddsfd ≈|ms·fd-n·fck|ks·fck/2L≈|ms·ks·fck/2L-n·fck|ks≈|ms·ks-n·2L|ks≈2L·n/(ms±1) …(17)圖19(a)、(b)表示頻率設定參數(shù)k中的特定頻率設定參數(shù)ks的出現(xiàn)情況。
(a)表示次數(shù)ms在任意情況下的ks的出現(xiàn)情況，如圖所示的那樣，在每個基準時鐘11的輸出頻率fck的高次諧波次數(shù)n上，出現(xiàn)兩個ks＝2L·(n/ms±1)。而且，在ks附近，寄生雜波處于PLL2的通過頻帶Δfp11以內(nèi)，從PLL2輸出。
(b)表示ms》1時的ks的出現(xiàn)情況，由于(b)的情況是ms》1，與(a)所示的情況不同，看作為2L·N/(ms+1)≈2L·N/(ms-1)，2L·n/(ms±1)被看作為一點。當使此時的寄生雜波為高電平的頻率設定參數(shù)k的范圍為Δkz時，(b)所示的Δkz出現(xiàn)在周期kpd中，該kpd由下式給出kpd＝2L/ms (但是，為ms》1) …(18)把該式(18)代入式(17)，當消去ms時，次數(shù)n為下式(19)n＝int[k/k pd] …(19)下面，k存在于Δkz內(nèi)，即用于輸出高寄生雜波的k的條件式由下式(20)給出|k-n·kpd|＜Δkz/2 …(20)若把式(18)和式(19)代入該式(20)，用于輸出高寄生雜波的k的條件式由下式(21)給出int[ms·k/2L]·2L/ms-Δkz/2≤k≤int[ms·k/2L]·2L/ms+Δkz/2…(21)下面，參照附圖來說明該實施例7的頻率合成器的動作。
圖20表示該實施例7的判定標志輸出部35b中的判定標志輸出之前的處理程序。在進入該處理之前，與上述各個實施例的情況相同，Dout、Dr、Dd被輸入?yún)?shù)運算設定部31，而求出各個設定參數(shù)k、R、N，頻率設定參數(shù)k被輸出到判定標志輸出部35中。
首先，當判定標志輸出部35b從參數(shù)運算設定部31輸入頻率設定參數(shù)k時(步驟S650)，把特定的次數(shù)ms代入式(18)而求出kpd(步驟S652)，接著把該k和kpd代入式(19)，而計算n(步驟S654)，然后，把k、Δkz和ms代入式(21)而判斷是否滿足該式(21)即k是否存在于Δkz中，高寄生雜波是否被輸出(步驟S656)。
其結果，當判斷是int[ms·k/2L]·2L/ms-Δkz/2≤k≤int[ms·k/2L]·2L/ms+Δkz/2時(步驟S656“YES”)，k存在于Δkz內(nèi)，在該設定參數(shù)k下，高寄生雜波從PLL2輸出，因此，作為判定標志h設定0(步驟S658)，把判定標志h＝0輸出給參數(shù)運算設定部31(步驟S662)。
反之，當判斷為int[ms·k/2L]·2L/ms-Δkz/2＞k或k＞int[ms·k/2L]·2L/ms+Δkz/2時，(步驟S656“NO”)，k不存在于Δkz內(nèi)，在該設定參數(shù)k下，高寄生雜波不從PLL2輸出，因此，作為判定標志h設定1(步驟S660)，把判定標志h＝1輸出給參數(shù)運算設定部31(步驟S662)。
這樣，根據(jù)該實施例7的頻率合成器，與上述實施例2～6相同，如果把應從PLL2輸出的輸出頻率fout所對應的數(shù)據(jù)Dout等輸入到參數(shù)運算處理部3e中，參數(shù)運算處理部3e自動地求出各個設定參數(shù)k、R、N并設定給DDS12等，因而，在設定參數(shù)k、R、N的設定中不花費工夫，同時，在求出各個設定參數(shù)k、R、N時，判定設定參數(shù)k是否與寄生雜波電平高的特定頻率設定參數(shù)ks相一致，而能夠事先避開把寄生雜波的高特定頻率設定參數(shù)ks輸出給DDS12，因此就能謀求頻率合成器的低寄生雜波化。
特別是，在該實施例7的頻率合成器中，由于把DDS12的輸出頻率fd的變化幅度Δfd限定在窄頻帶中，而進一步限定高寄生雜波的次數(shù)m和特定頻率設定參數(shù)ks，因此，就不設置用于存儲判定標志h和次數(shù)m的存儲器，僅由判定標志輸出部35b就能進行頻率設定參數(shù)k的判定，與上述實施例2～6的情況相比較，不需要存儲器，就能謀求更大幅度地降低制造成本。
在該實施例7的說明中，雖然把輸出高寄生雜波的寄生雜波的次數(shù)m的數(shù)量作為一個而進行說明，但是，如果為多個，也能起到與上述相同的效果。
實施例8在上述實施例2～7中，表示出了在一旦決定DDS12的輸出頻率的情況下，其后，把該輸出頻率進行固定的情況下的頻率設定參數(shù)k等的決定方法及其構成等。
與此相反，在該實施例8的頻率合成器中，首先，如在本申請人申請的日本專利申請平6-23579號公報所示的頻率合成器那樣，在把頻率合成器用于無線通信系統(tǒng)的接收發(fā)送裝置等時，加入用于把發(fā)送頻率合成到接收裝置側的接收頻率中的自動頻率控制裝置(以下稱為「AFC」)，在一旦決定了其頻率合成器的輸出頻率fout之后，由AFC僅掃描DDS的輸出頻率而進行微調。
圖21表示該實施例8的頻率合成器的構成。如從圖21所看到的那樣，該實施例8的頻率合成器的構成是在與上述實施例相同的基準振蕩器1和參數(shù)運算處理部3f之間追加了AFC5和把AFC5的輸出加到來自參數(shù)運算處理部3的頻率設定參數(shù)k上的加法器6。
在上述那樣無線通信裝置(未圖示)中，AFC5進行發(fā)送或接收頻率的微調以使對應的無線裝置的接收頻率與本局的發(fā)送頻率相一致，因此，在該實施例8中，其構成為通過加法器6來改變應設定給DDS12的的頻率設定參數(shù)k，由此，微調DDS12的輸出頻率fd。與圖2所示的實施例2的結構相同的部分使用相同標號來進行說明。
圖22表示該實施例8的參數(shù)運算處理部3f的構成。在圖中，31是與上述實施例相同的參數(shù)運算設定部，32f是預先存儲出現(xiàn)在DDS12的輸出中的高寄生雜波的次數(shù)m的存儲器，35c是判定標志輸出部，根據(jù)存儲在該存儲器32f中的寄生雜波次數(shù)m判定頻率設定參數(shù)k是否不對應于寄生雜波電平高的ks，并把該判定結果作為判定標志h輸出。
下面說明該實施例8的判定標志輸出部35中的頻率設定參數(shù)k是否不對應于ks的判定原理。
首先，在使由AFC5等掃描的DDS12的頻率設定參數(shù)k的最大掃描幅度為Δk時，在從kmin(＝k-Δk/2)到k max(＝k+Δk/2)的范圍內(nèi)，成為高電平的寄生雜波的頻率fdds和DDS12的輸出頻率fd接近的成為fd≈fdds時的fd的條件由下式(22)給出kmin·fck/2L＜fd＜kmax·fck/2L… (22)下面在針對fdds的式(3)中，把fdds置換成fd并代入該式(22)，若用針對寄生雜波的次數(shù)m的條件式表示時，為下式(23)n·2L/kmax±1＜m＜n·2L/k min±1 … (23)其中，由于m是整數(shù)，若考慮到該點，式(23)變?yōu)橄率?24)int[n·2L/kmax±1]＜m＜round
＜mi＜round
(步驟S682)，在mi≥round
時(步驟S682“NO”)，由于改變了n的值而進行再判定，作為n＝n+1(步驟S684)，返回到步驟S678的處理，在新的n值下再次判定寄生雜波的次數(shù)mi是否滿足式(24)。
另一方面，在mi≤round
(步驟S682“YES”)，由于沒有滿足式(24)的mi和n，判定對全部的寄生雜波的次數(shù)mi判定是否結束，由此，接著判定地址i是否小于其最大值q(步驟S686)，在地址i小于其最大值q(步驟S686“YES”)時，使地址i加+1(步驟S688)，返回步驟S674，根據(jù)新的地址i從存儲器32f讀出下一個寄生雜波的次數(shù)mi而進行與上述相同的處理。反之，在地址i等于其最大值q時(步驟S686“YES”)，由于全部的mi和n都不滿足式(24)，把判定標志h設定為表示未輸出高寄生雜波的情況的1(步驟S690)，把判定標志h＝1輸出給參數(shù)運算設定部31(步驟S692)。
這樣，根據(jù)該實施例8的頻率合成器，與上述實施例2～7相同，如果把應從PLL2輸出的輸出頻率fout所對應的數(shù)據(jù)Dout等輸入到參數(shù)運算處理部3f中，參數(shù)運算處理部3f自動地求出各個設定參數(shù)k、R、N并設定給DDS12等，因而，在設定參數(shù)k、R、N的設定中不花費工夫，同時，在求出各個設定參數(shù)k、R、N時，判定設定參數(shù)k是否與寄生雜波電平高的特定頻率設定參數(shù)ks相一致，而能夠事先避開把寄生雜波的高特定頻率設定參數(shù)ks輸出給DDS12，因此就能謀求頻率合成器的低寄生雜波化。
在該實施例8的頻率合成器中，與上述實施例6相同，由于在存儲器32f中僅存儲了出現(xiàn)在DDS12的輸出中的高寄生雜波的次數(shù)m，而根據(jù)該次數(shù)m進行頻率設定參數(shù)的判定，因此，與實施例2～5的情況相比，能夠大幅度削減存儲器32f的容量。其結果，與上述實施例6相同，由于能夠通過存儲器容量的削減而使用低成本的存儲器，就能謀求制造成本的降低。
實施例9該實施例9的頻率合成器，相對于上述實施例2，簡化了圖5所示的步驟S80的設定參數(shù)k、R、N的再運算處理，在存儲器中預先存儲著設定參數(shù)R、N的最佳增加量，使用存儲器來簡易地得到k、R、N。由此，在該實施例9的頻率合成器中，由于除了參數(shù)運算處理部之外的結構大致與圖1所示的實施例2的構成相同，則圖示說明參數(shù)運算處理部及其參數(shù)再運算處理等。
圖25表示該實施例9的參數(shù)運算處理部3g的構成。在圖中，31a是參數(shù)運算設定部，32g與上述實施例3的存儲器32a相同是預先存儲著判定標志h的存儲器，該判定標志h代表在每個頻率設定參數(shù)k中其k是否對應于輸出高寄生雜波的ks，36是按下述那樣預先存儲著設定參數(shù)R、N的最佳增加量α、β的存儲器。
圖26表示該實施例9的存儲器36的內(nèi)容。如圖26所示的那樣，在該存儲器36中預先R和N的增加量α、β，其中以15位表現(xiàn)地址，同時，使5位的設定參數(shù)k、R、N分別對應于該存儲器35的上位地址、中位地址、下位地址，對每個設定參數(shù)k、R、N的組合，在各個設定參數(shù)k、R、N中，在最佳的即該設定參數(shù)k的情況下，使該k與ks不一致。例如，在設定參數(shù)k、R、N分別為00010、00010、00010的情況下，作為該設定參數(shù)R、N的最佳增加量α、β，對應于00010、00010。以下用α(k、R、N)、β(k、R、N)表示對應于設定參數(shù)k、R、N的設定參數(shù)R、N的最佳增加量α、β。
下面參照


該實施例9的頻率合成器的動作。
圖27表示參數(shù)運算設定部31a的參數(shù)變更裝置315a中的參數(shù)再運算處理。
在該實施例9的頻率合成器中，在開始該圖27所示的參數(shù)運算處理之前，與上述實施例2相同，用圖5所示的步驟S10～50的處理求出設定參數(shù)k、R、N，在接著的步驟S60中進行該求出的設定參數(shù)k是否是寄生雜波的高電平的ks(步驟S60“NO”)的判定，其判定的結果，判定為k＝ks，而開始該圖27所示的參數(shù)再運算處理。
首先，當成為k＝ks而開始該參數(shù)再運算處理時，參數(shù)變更裝置315a，首先以作為上位地址、中位地址、下位地址的地址在存儲器36中分別存取在圖5的步驟S20～50的處理中所求出設定參數(shù)k、R、N，讀出對應于該設定參數(shù)k、R、N的設定參數(shù)R、N的增加量α(k、R、N)和β(k、R、N)(步驟S840)。接著，如下式(25)所示的那樣，把讀出的增加量α(k、R、N)和β(k、R、N)分別加到設定參數(shù)R、N上，而變更設定參數(shù)R、N(步驟S850、860)。
R＝R+α(k、R、N)N＝N+β(k、R、N) …(25)接著，把如該式(25)所示的那樣被變更的R和N，與實施例2的情況相同，代入式(8)，把設定參數(shù)k進行下式(26)那樣的再運算(步驟S870)k＝int[(R·Dout·2L)/(fck·N)]或k＝round[(R·Dout·2L)/(fck·N)] …(26)這樣，雖然使設定參數(shù)k、R、N進行再運算而進行變更，但是，由于通過為k≠ks那樣的α(k、R、N)和β(k、R、N)來變更R和N，而使k成為k≠ks，因此，與圖5所示的實施例2的情況不同，不返回到步驟S60的設定參數(shù)k的判定處理，而直接轉移到步驟S70的設定參數(shù)k、R、N的輸出設定處理。
這樣，根據(jù)該實施例9的頻率合成器，與上述實施例2～8相同，如果把與應從PLL2輸出的輸出頻率fout對應的數(shù)據(jù)Dout等輸入到參數(shù)運算處理部3g中，參數(shù)運算處理部3g自動地求出各個設定參數(shù)k、R、N并設定給DDS12等，因而，在設定參數(shù)k、R、N的設定中不花費工夫，同時，在求出各個設定參數(shù)k、R、N時，判定設定參數(shù)k是否與寄生雜波電平高的特定頻率設定參數(shù)ks相一致，而能夠事先避開把寄生雜波的高特定頻率設定參數(shù)ks輸出給DDS12，因此就能謀求頻率合成器的低寄生雜波化。
在該實施例9的頻率合成器中，在存儲器36中預先存儲參數(shù)R和N的增加量α、β，以使參數(shù)R和N最佳，即設定參數(shù)k與ks不一致，而不會從PLL2輸出高寄生雜波，在設定參數(shù)k與ks相一致的情況下，根據(jù)該存儲的最佳增加量α、β而變更設定參數(shù)k、R、N，因此，設定參數(shù)k、R、N的變更僅進行一次即可，就能謀求縮短在設定參數(shù)k、R、N的變更中所需要的時間。其結果，具有加速頻率合成器的頻率切換的速度的效果。
在該實施例6的頻率合成器中，雖然是變更了R和N兩者，但是，也可以預先存儲N或R的一方的最佳增加量，通過增減其一方來進行變更。
實施例10在上述實施例2～9中，參數(shù)運算處理部3除了輸入與應從PLL2輸出的輸出頻率fout對應的數(shù)據(jù)Dout之外還輸入對應于可變分頻器13的輸出頻率fr的數(shù)據(jù)Dr和與DDS12的輸出頻率fd對應的數(shù)據(jù)Dd，對這些設定參數(shù)k、R、N進行運算，同時，在設定參數(shù)k同高寄生雜波輸出的ks相一致的情況下，進一步進行各個設定參數(shù)k、R、N的再運算，在k與ks不一致的情況下，輸出各個設定參數(shù)k、R、N，但是，在參數(shù)運算處理部中，必然存在設定參數(shù)k、R、N的運算和再運算所產(chǎn)生的運算時間的長時間化和電路的復雜化的問題。
因此，在該實施例10的頻率合成器中，通過使用存儲器來代替參數(shù)運算處理部而解決了所涉及的問題。
圖28表示該實施例10的頻率合成器的構成。在圖28中，1是基準振蕩器，2是PLL，4b是僅輸入與應從PLL2輸出的輸出頻率fout對應的數(shù)據(jù)Dout的輸入裝置，7如下圖29所示的那樣是預先存儲與對應于該輸出頻率fout的數(shù)據(jù)Dout對應的設定參數(shù)k、R、N的存儲器。在圖28中，與圖1的構成相同的部分使用相同的標號，而省略其說明。
圖29表示該實施例10的存儲器7的存儲內(nèi)容。在該存儲器7中，如圖所示的那樣，把與以5位表示的PLL2的輸出頻率fout對應的數(shù)據(jù)Dout作為地址，存儲著為了使每個對應于輸出頻率fout的數(shù)據(jù)Dout中不輸出高寄生雜波而考慮的設定參數(shù)k、R、N的值。各設定參數(shù)k、R、N的值，根據(jù)圖28所示的頻率合成器的構成等，與對應各個輸出頻率fout的數(shù)據(jù)Dout對應地預先求出。
下面，參照附圖來說明該實施例10的頻率合成器的動作。
圖30示出該實施例10的頻率合成器的動作。
首先，當輸入裝置4從存儲器7輸入對應于應從PLL2輸出的輸出頻率fout的數(shù)據(jù)Dout時(步驟S100)，從存儲器7讀出把該數(shù)據(jù)Dout作為地址的即對應于該數(shù)據(jù)Dout的設定參數(shù)k、R、N(步驟S110)，所讀出的設定參數(shù)k、R、N分別輸出給基準振蕩器1的DDS12和可變分頻器13、PLL2的可變分頻器24并被設定(步驟S120)。
其中，該設定參數(shù)k、R、N根據(jù)頻率合成器的構成等而預先求出，以使在每個對應于應從PLL2輸出的輸出頻率fout的數(shù)據(jù)Dout中不會輸出高寄生雜波，因此，頻率合成器成為當這樣的設定參數(shù)k、R、N被設定時，把輸入的Dout作為輸出頻率fout輸出，以不會從PLL2輸出高寄生雜波。
這樣，根據(jù)該實施例10的頻率合成器，在存儲器7中預先存儲在每個對應于應從PLL2輸出的輸出頻率fout的數(shù)據(jù)Dout中不會輸出高寄生雜波的設定參數(shù)k、R、N，在輸入裝置4輸入對應于該輸出頻率fout的數(shù)據(jù)Dout的情況下，由于輸出了對應于該Dout的設定參數(shù)k、R、N，在頻率合成器內(nèi)部就不需要進行對應于Dout等的設定參數(shù)k、R、N的運算以及用于設定參數(shù)k的判定和設定參數(shù)k、R、N的變更的再運算。
由此，根據(jù)該實施例10的頻率合成器，與實施例2～9時不同，不需要由DSP和CPU等構成的參數(shù)運算處理部3的構成，使結構變得簡單，同時，由于不需要在設定參數(shù)k、R、N的變更中所需要的時間，就能謀求縮短用于參數(shù)設定的時間。其結果，就能加速頻率合成器的頻率切換的速度。
雖然，在上述說明中說明的是，設想在基準振蕩器1內(nèi)具有一臺可變分頻器13的頻率合成器，而在存儲器7中存儲一個對應于該一臺的可變分頻器13的設定參數(shù)R，但是，在本發(fā)明中，也可以如圖7所示的那樣在基準振蕩器1內(nèi)有n臺可變分頻器13，在此情況下，可以在存儲器7內(nèi)預先存儲k、N和R1～Rn的參數(shù)。
實施例11該實施例11的頻率合成器通過在基準振蕩器內(nèi)的DDS和可變分頻器之間設置混頻器等頻率合成器，而改變了上述實施例2～10中的基準振蕩器的構成，以謀求比實施例2～10更低的寄生雜波化，因此，可以適用于上述實施例2～10的頻率合成器。以下對把實施例11的基準振蕩器用于實施例2的基準振蕩器中的情況進行說明。
在該實施例11中，由于基準振蕩器的構成與實施例2不同，設定參數(shù)k、R、N的運算式和設定參數(shù)k、R、N的再運算式不同，因而，以這些式的不同點為中心進行說明。
圖31表示該實施例11的頻率合成器的構成。在該實施例11的頻率合成器中，由于除基準振蕩器1a之外的PLL2、參數(shù)運算處理部3和輸入裝置4的構成與上述實施例2的構成相同，則使用相同的標號而省略其說明。
實施例11的基準振蕩器1a與上述實施例2相同具有基準時鐘11、DDS12、可變分頻器13，同時在DDS12和可變分頻器13之間進一步具有把DDS12的輸出頻率fd和本機振蕩器14的振蕩頻率進行混頻的混頻器15、從該混頻輸出除去不需要的波的BPF16、放大器(AMP)17。在可變分頻器13的后段設置抑制可變分頻器13的高次諧波的BPF18。圖中，f1是對可變分頻器13的輸入頻率，fxo是本機振蕩器14的輸出頻率。
下面，根據(jù)該實施例11的基準振蕩器1a，用代數(shù)式說明謀求低于實施例2～10的寄生雜波化的內(nèi)容。
首先，在上述實施例2中，若使DDS12的寄生雜波電平為SPdds(dBc)，從PLL2最終輸出的合成器輸出的寄生雜波電平SPout為下式(27)SPout＝20·LOG10(fout/fd)+SPdds(dBc) …(27)與其相反，在該實施例11中，從PLL2最終輸出的合成器輸出的寄生雜波電平SPout，在使可變分頻器13的輸入頻率為f1時，為下式(28)SPout＝20·LOG10(fout/f1)+SPdds(dBc) …(28)這樣，從該式(28)看出，通過混頻器15產(chǎn)生的頻率變換，若為f1》fd，則成為20·LOG10(fout/fd)》20·LOG10(fout/f1)，因此，使該實施例11的頻率合成器的寄生雜波電平SPout低寄生雜波化。
該實施例11中的參數(shù)運算處理部3的參數(shù)設定動作以與上述實施例2相同的圖5所示的程序動作，因此，省略其說明，在此，通過在實施例2上變更基準振蕩器1的構成來說明設定參數(shù)k、R、N的計算式的變更處。
首先，在該實施例11的情況下，與實施例2的式(5)和式(7)相同，求出作為分頻數(shù)的參數(shù)R、N。
下面，為了求出設定參數(shù)k，首先，由下式(29)從Dout、R和N求出D’dD’d＝Dout·R/N …(29)從該式(29)，就能以下式(30)求出對應于應輸入的DDS12的輸出頻率fd的輸出頻率數(shù)據(jù)DdDd＝|Dxo-D’d| …(30)其中，Dxo是對應于本機振蕩器14的輸出頻率fxo的輸出頻率數(shù)據(jù)，作為數(shù)據(jù)預先提供給參數(shù)運算處理部3。
由此，在該實施例11中，DDS12的頻率設定參數(shù)k，與實施例2時的式(8)不同，成為由下式(31)那樣，與由式(8)所提供的實施例2的情況相比較，提高了設定參數(shù)k的設定的自由度k＝int[(2L/Dck)·|(Dout·R/N)-Dxo|]或者k＝round[(2L/Dck)·|(Dout·R/N)-Dxo|]…(31)由設定參數(shù)k、R、N的再運算產(chǎn)生的變更的方法與上述實施例2相同，首先通過把α、β分別加到參數(shù)R、N上來變更參數(shù)R、N，通過把變更后的參數(shù)R、N代入式(31)，而變更設定參數(shù)k。
這樣，根據(jù)該實施例11的頻率合成器，通過在基準振蕩器1內(nèi)的DDS12和可變分頻器13之間追加混頻器15等，與實施例2時相比，提高了DDS12的頻率設定參數(shù)k的設定的自由度，因此，就容易進行用于避開高電平的寄生雜波的各個設定參數(shù)k、R、N的設定。
在上述說明中，雖然說明的是如圖31所示的那樣，在基準振蕩器1a內(nèi)分別設置混頻器15的本機振蕩器14和DDS12的基準時鐘11，但是，也可以如圖32所示的那樣，把基準振蕩器1b內(nèi)的振蕩器只作為基準時鐘11，而在DDS12和混頻器15中可以使用基準時鐘11的輸出。在此情況下，就沒有必要在基準振蕩器1b中設置本機振蕩器14，就能減少振蕩器的個數(shù)，因此，就能謀求低于圖31所示的情況的成本化。
實施例12該實施例12的頻率合成器與上述實施例11相同，改變了上述實施例2～10中的基準振蕩器的構成，以謀求比實施例2～10更低的寄生雜波化，因此，可以適用于上述實施例2～10的頻率合成器。以下對把實施例12的頻率合成器的基準振蕩器的構成用于實施例2的基準振蕩器中的情況進行說明。
在該實施例12的頻率合成器中，由于基準振蕩器的構成與實施例2不同，設定參數(shù)k、R、N的運算式和設定參數(shù)k、R、N的再運算式不同，因而，以這些不同點為中心進行說明。
圖33表示該實施例12的頻率合成器的構成。在該實施例12中，由于除基準振蕩器1c之外的PLL2、參數(shù)運算處理部3和輸入裝置4的構成與上述實施例2的構成相同，則使用相同的標號而省略其說明。
實施例12的基準振蕩器1c具有基準時鐘11、DDS12、可變分頻器13，同時在可變分頻器13的后段進一步串聯(lián)有抑制可變分頻器13的高次諧波的BPF18、把通過BPF18的可變分頻器13的輸出頻率fdiv與本機振蕩器15的振蕩頻率fxo進行混頻而進行頻率變換的混頻器16、從該混頻輸出中除去不需要的波的BPF16、放大器(AMP)17。
下面，根據(jù)該實施例12的基準振蕩器1c，用代數(shù)式說明謀求低于實施例2～10的寄生雜波化的內(nèi)容。
首先，在上述實施例2的構成中，若使DDS12的寄生雜波電平為SPdds(dBc)，從PLL2最終輸出的合成器輸出的寄生雜波電平SPout由式(27)給出。
與其相反，在該實施例12的頻率合成器中，從PLL2最終輸出的合成器輸出的寄生雜波電平SPout，在使混頻器15的輸出頻率為fr時，為下式(32)SPout＝20·LOG10(fout/R·fr)+SPdds(dBc)…(32)這樣，從該式(32)看出，通過設在可變分頻器13的后段中的混頻器15等產(chǎn)生的頻率變換，若變換成fr》fd，而成為20·LOG10(fout/fd)》20·LOG10(fout/R·fr)，因此，與實施例2的寄生雜波電平SPout相比，該實施例12的寄生雜波電平SPout低寄生雜波化。
該實施例12中的參數(shù)運算處理部3的參數(shù)設定動作以與上述實施例2相同的圖5所示的程序動作，因此，省略其說明，在此，通過在實施例2上變更基準振蕩器1的構成來說明設定參數(shù)k、R、N的計算式的變更處。
首先，在該實施例12的情況下，同樣從實施例2的式(5)和式(6)求出作為分頻數(shù)的參數(shù)N和D’r。接著由下式(33)求出對應于可變分頻器13的輸出頻率fdiv的DdivDdiv＝|D’r-Dxo| …(33)由于參數(shù)R由實施例2的式(7)給出，則DDS12的頻率設定參數(shù)k，與實施例2時的式(8)不同，成為由下式(34)那樣，與由式(8)所提供的實施例2的情況相比較，提高了設定參數(shù)k的設定的自由度k＝int[(2L·R/Dck)·|(Dout/N)-Dxo|]或者k＝round[(2L·R/Dck)·|(Dout/N)-Dxo|] …(34)由設定參數(shù)k、R、N的再運算產(chǎn)生的變更的方法與上述實施例2相同，首先通過把α、β分別加到參數(shù)R、N上來變更參數(shù)R、N，通過把變更后的參數(shù)R、N代入式(34)，而變更設定參數(shù)k。
這樣，根據(jù)該實施例12的頻率合成器，通過在基準振蕩器1內(nèi)的可變分頻器13的后段中追加混頻器16等，把DDS12的輸出進行分頻，進一步構成基準振蕩器1c以便由混頻器16進行向上轉換，因此，不但能抑制DDS12的高寄生雜波，而且，與實施例2時相比，在降低了DDS12的耗電量的同時，提高了DDS12的頻率設定參數(shù)k的設定的自由度，因此，就容易進行用于避開高電平的寄生雜波的各個設定參數(shù)k、R、N的設定。
由于在基準振蕩器1內(nèi)的可變分頻器13的后段中追加了混頻器16等，不會提高DDS12的工作頻率，而能提高給PLL2的輸入頻率，因此，具有能夠降低PLL2的頻率倍增數(shù)的效果。
在上述說明中，雖然說明的是如圖33所示的那樣，在基準振蕩器1c內(nèi)分別設置混頻器16的本機振蕩器15和DDS12的基準時鐘11，但是，也可以如圖34所示的那樣，把基準振蕩器1d內(nèi)的振蕩器只作為基準時鐘11，而在DDS12和混頻器15中使用基準時鐘11的輸出。在此情況下，就沒有必要在基準振蕩器1d中設置本機振蕩器14，就能減少振蕩器的個數(shù)，因此，就能謀求低于圖33所示的情況的成本。
實施例13該實施例13的頻率合成器與上述實施例11、12相同，改變了上述實施例2～10中的基準振蕩器的構成，以謀求比實施例2～10更低的寄生雜波化，因此，可以適用于上述實施例2～10的頻率合成器。以下對把實施例13的頻率合成器的基準振蕩器的構成用于實施例2的基準振蕩器中的情況進行說明。
在該實施例13的頻率合成器中，由于基準振蕩器1的構成與實施例2不同，設定參數(shù)k、R、N的運算式和設定參數(shù)k、R、N的再運算式不同，因而，以其不同點為中心進行說明。
圖35表示該實施例13的頻率合成器的構成。在該實施例13的頻率合成器中，由于除基準振蕩器1e之外的PLL2、參數(shù)運算處理部3和輸入裝置4的構成與上述實施例2的構成相同，則使用相同的標號而省略其說明。
實施例13的基準振蕩器1e具有基準時鐘11、DDS12、兩臺可變分頻器13r1、13r2，同時在可變分頻器13r1和可變分頻器13r2之間進一步具有抑制可變分頻器13r1的高次諧波的BPF18a、把通過BPF18a的可變分頻器13r1的輸出頻率與本機振蕩器14的振蕩頻率fxo進行混頻而進行頻率變換的混頻器15、從混頻器15的混頻輸出中除去不需要的波的BPF16、放大器(AMP)17。在可變分頻器13r2的后段具有抑制可變分頻器13r2的高次諧波的BPF18b。圖中，fxo是本機振蕩器15的輸出頻率，f2是向可變分頻器13r2的輸入頻率。BPF18a、18b可以是低通濾波器。
下面，根據(jù)該實施例13的頻率合成器的基準振蕩器1e，用代數(shù)式來說明謀求低于實施例2～10的寄生雜波化的內(nèi)容。
首先，在上述實施例2的構成中，若使DDS12的寄生雜波電平為SPdds(dBc)，最終輸出的合成器輸出的寄生雜波電平SPout由式(27)給出。
與其相反，在該實施例13的頻率合成器的構成中，合成器輸出的寄生雜波電平SPout為下式(35)SPout＝20·LOG10{fout/(R·|fxo±f2|)}+SPdds(dBc)…(35)這樣，從該式(35)看出，通過設在可變分頻器13r1、13r2之間的混頻器15等的頻率變換，若變換成R·|fxo±f2|》fd，而成為20·LOG10(fout/fd)》20·LOG10{fout/(R·|fxo±f2|)}，因此，與實施例2相比，該實施例13的寄生雜波電平SPout被低寄生雜波化。
該實施例13中的參數(shù)運算處理部3的參數(shù)設定動作以與上述實施例2相同的圖5所示的程序動作，因此，省略其說明，在此，通過在實施例2上變更基準振蕩器1e的構成來說明設定參數(shù)k、R、N的計算式的變更處。
首先，在該實施例13的情況下，從實施例2的式(5)和式(6)求出作為PLL2的可變分頻器24的分頻數(shù)的參數(shù)N和D’r。接著由下式(36)求出作為可變分頻器13r2的分頻數(shù)的參數(shù)R2R2＝int[D’r/D2]或者R2＝round[D’r/D2] …(36)其中，D2是對應于f2的數(shù)據(jù)。而且，當使用R2，對D2進行再計算而求出D’2時，成為下式(37)D’2＝D’r/R2 …(37)由此，由下式(38)求出作為可變分頻器13r1的分頻數(shù)的參數(shù)R1R1＝int[D’2/Dd]或者R1＝round[D’2/Dd] …(38)由此，DDS12的頻率設定參數(shù)k，與實施例2時的式(8)不同，成為由下式(39)所給出的那樣，與由式(8)所給出的實施例2的情況相比較，提高了設定參數(shù)k的設定的自由度k＝int[(2L·R1/Dck)·|(Dout·R2/N)-Dxo|] 或者k＝round[(2L·R1/Dck)·|(Dout·R2/N)-Dxo|]…(39)由設定參數(shù)k、R、N的再運算產(chǎn)生的變更的方法與上述實施例2相同，首先通過把α、β分別加到參數(shù)R、N上來變更參數(shù)R、N，通過把變更后的參數(shù)R、N代入式(39)，而變更設定參數(shù)k。
這樣，根據(jù)該實施例13的頻率合成器，通過設置2臺可變分頻器13r1、13r2，在該可變分頻器13r1、13r2之間設置混頻器15等，把DDS12的輸出進行分頻，由混頻器16進行向上轉換，而構成基準振蕩器1c以便進一步進行分頻，因此，不但能抑制DDS12的高寄生雜波，而且，與實施例12時相比，在降低了DDS12的耗電量的同時，提高了DDS12的頻率設定參數(shù)k的設定的自由度，因此，就容易進行用于避開高電平的寄生雜波的各個設定參數(shù)k、R、N的設定。而且，能夠不提高DDS12的工作頻率，而提高給PLL2的輸入頻率，因此，具有能夠降低PLL2的頻率倍增數(shù)的效果。
在上述說明中，雖然說明的是如圖35所示的那樣，在基準振蕩器1e內(nèi)分別設置混頻器15的本機振蕩器14和DDS12的基準時鐘11，但是，也可以如圖36所示的那樣，把基準振蕩器1f內(nèi)的振蕩器只作為基準時鐘11，而在DDS12和混頻器15中也可以使用基準時鐘11的輸出。在此情況下，就沒有必要在基準振蕩器1f中設置本機振蕩器14，就能減少振蕩器的個數(shù)，因此，就能謀求低于圖35所示的情況的成本。
實施例14該實施例14的頻率合成器與上述實施例12、13相同，改變了上述實施例1～10中的基準振蕩器的構成，以謀求比實施例2～10更低的寄生雜波化，因此，可以適用于上述實施例2～10的頻率合成器。以下對把實施例14的頻率合成器的基準振蕩器的構成用于實施例2的基準振蕩器中的情況進行說明。
在該實施例14的頻率合成器中，由于基準振蕩器的構成與實施例2不同，設定參數(shù)k、R、N的運算式和設定參數(shù)k、R、N的再運算式不同，因而，以其不同點為中心進行說明。
圖37表示該實施例14的頻率合成器的構成。在該實施例14中，由于除基準振蕩器1g之外的PLL2和參數(shù)運算處理部3的構成與上述實施例2的構成相同，使用相同的標號而省略其說明。
實施例14的基準振蕩器1g在DDS12的后段中串聯(lián)設置對DDS12的輸出頻率fd進行混頻變換的混頻器15、抑制包含在混頻器15的輸出中的不需要的波的BPF16、放大器(AMP)17，還具有可變分頻器13r1，使放大器17的輸出頻率為PLL12的輸出頻率fr，同時，根據(jù)分頻數(shù)設定參數(shù)R1對基準時鐘11的輸出波進行分頻而成為DDS12的基準時鐘；和可變分頻器13r2，根據(jù)分頻數(shù)設定參數(shù)R2對本機振蕩器14的輸出波進行分頻并輸出給混頻器15。
該實施例14中的參數(shù)運算處理部3的參數(shù)設定動作以與上述實施例2相同的圖5所示的程序動作，因此，省略其說明，在此，通過在實施例2上變更基準振蕩器的構成來說明設定參數(shù)k、R、N的計算式的變更處。
首先，在該實施例14的情況下，從實施例2的式(5)和式(6)求出作為PLL2的可變分頻器24的分頻數(shù)N和D’r。接著由下式(40)求出作為基準振蕩器If的可變分頻器13r2的分頻數(shù)的參數(shù)R2R2＝int[|D’r-Dd|/D2]或者R2＝round[|D’r-Dd|/D2] …(40)接著，由下式(41)求出作為可變分頻器13r1a的分頻數(shù)的參數(shù)R1R1＝int[Dck/D’ck]或者R1＝round[Dck/D’ck] …(41)其中，Dck是對應于基準時鐘fck的數(shù)據(jù)，D’ck是對應于可變分頻器13a的輸出頻率的數(shù)據(jù)。D’ck預先存儲在參數(shù)運算處理部3中。
其結果，DDS12的頻率設定參數(shù)k，與實施例2時的式(8)不同，成為由下式(42)所給出的那樣，與由式(8)所給出的實施例2的情況相比較，提高了設定參數(shù)k的設定的自由度k＝int[(2L·R1/Dck)·|(Dout/N)-Dxo/R2|] 或者k＝round[(2L·R1/Dck)·|(Dout/N)-Dxo/R2|]…(42)由設定參數(shù)k、R、N的再運算產(chǎn)生的變更的方法與上述實施例2相同，首先通過把α、β分別加到參數(shù)R、N上來變更參數(shù)R、N，通過把變更后的參數(shù)R、N代入式(42)，而變更設定參數(shù)k。
這樣，根據(jù)該實施例14的頻率合成器，不僅在基準振蕩器1g內(nèi)設置混頻器15，而且，在基準時鐘11和DDS12之間設置可變分頻器13r1，同時，在本機振蕩器14和混頻器15之間設置可變分頻器13r2，由此，不但能抑制DDS12的高寄生雜波，而且，與實施例12時相比，在降低了DDS12的耗電量的同時，提高了DDS12的頻率設定參數(shù)k的設定的自由度，因此，就容易進行用于避開高電平的寄生雜波的各個設定參數(shù)k、R、N的設定。而且，能夠不提高DDS12的工作頻率，而提高給PLL2的輸入頻率，因此，具有能夠降低PLL2的頻率倍增數(shù)的效果。
在上述說明中，雖然說明的是如圖37所示的那樣，在基準振蕩器1g內(nèi)分別設置混頻器15的本機振蕩器14和DDS12的基準時鐘11，但是，也可以如圖38所示的那樣，把基準振蕩器1h內(nèi)的振蕩器只作為基準時鐘11，而在DDS12和混頻器15中使用基準時鐘11的輸出。在此情況下，就沒有必要在基準振蕩器1h中設置本機振蕩器14，就能減少振蕩器的個數(shù)，因此，就能謀求低于圖35所示的情況的成本。
發(fā)明的效果如上述那樣，根據(jù)本發(fā)明的頻率合成器，在根據(jù)第二頻率合成器的輸出頻率選擇DDS的頻率設定參數(shù)以使不輸出高寄生雜波的情況下，由于能夠根據(jù)該頻率設定參數(shù)來調整頻率變換器和第二頻率合成器的變換數(shù)設定參數(shù)雙方，則就能展寬謀求低寄生雜波時的頻率設定參數(shù)的選擇范圍，提高頻率參數(shù)的設定自由度。
根據(jù)本發(fā)明的頻率合成器，如果輸入對應于應從第二頻率合成器輸出的輸出頻率的數(shù)據(jù)，由于能夠根據(jù)該數(shù)據(jù)來運算應設定到第二頻率合成器、第一頻率合成器的頻率變換器和DDS中的各個參數(shù)并進行設定，就使對應于輸出頻率fout的參數(shù)的設定作業(yè)變得容易起來。
在本發(fā)明中，在求出頻率設定參數(shù)時，判定該頻率設定參數(shù)是否在第二頻率合成器的輸出頻帶內(nèi)從直接數(shù)字合成器輸出了預定電平以上的高寄生雜波，在判定為輸出了高寄生雜波時，變更變換數(shù)設定參數(shù)和頻率設定參數(shù)以使不輸出高寄生雜波，然后進行設定，由此，就能自動地避開有從第二頻率合成器輸出高寄生雜波的可能性的高的頻率設定參數(shù)的使用，使出現(xiàn)在DDS輸出中的高寄生雜波遠遠地移到第二頻率合成器的輸出頻帶之外，而能夠謀求低寄生雜波化。
在本發(fā)明中，預先存儲在每個應設定到DDS中的頻率設定參數(shù)中是否從第二頻率合成器輸出了出現(xiàn)在DDS輸出中的高寄生雜波的判定信息，在判定頻率設定參數(shù)是否在第二頻率合成器的輸出頻帶內(nèi)從直接數(shù)字合成器輸出了預定電平以上的高寄生雜波時，由于根據(jù)該判定信息而進行判定，因此，與通過計算等進行判定的情況相比較，能夠高速地進行判定，能夠謀求縮短在各個設定參數(shù)的變更中所需要的時間，而具有加快頻率切換速度的效果。
在本發(fā)明中，由于預先存儲下述判定信息將DDS的頻率設定參數(shù)作為地址，在該各地址表示的各數(shù)據(jù)存儲區(qū)，是否按照各頻率設定參數(shù)，從第二頻率合成器輸出在DDS的輸出中出現(xiàn)的高寄生雜波，因此，就能以高于權利要求4所記載的發(fā)明的速度進行判定。
在本發(fā)明中，由于預先存儲下述判定信息將DDS的頻率設定參數(shù)的上位規(guī)定位作為地址，在該各地址表示的各數(shù)據(jù)存儲區(qū)，是否按照將各地址進行上位預定位的頻率設定參數(shù)，從第二頻率合成器輸出在DDS的輸出中出現(xiàn)的高寄生雜波，因此，與權利要求5所述的發(fā)明相比，就能削減其存儲容量，由于能夠使用低成本的存儲器，就能削減成本。
在本發(fā)明中，由于預先存儲從第二頻率合成器輸出在DDS的輸出中出現(xiàn)的高寄生雜波時的該直接數(shù)字合成器的頻率設定參數(shù)的范圍，通過是否屬于該范圍而判定是否從第二頻率合成器是否輸出了高寄生雜波，因此，與權利要求4～6所述的發(fā)明相比，就能進一步削減存儲容量，由于能夠使用低成本的存儲器，就能進一步削減成本。
在本發(fā)明中，由于預先存儲了在DDS輸出中出現(xiàn)高寄生雜波的對應寄生雜波的次數(shù)，根據(jù)該寄生雜波的次數(shù)和頻率設定參數(shù)求出包含在DDS的輸出中的高寄生雜波的頻率，通過是否從第二頻率合成器輸出了該求出的高寄生雜波的頻率而判定是否輸出了高寄生雜波，因此，與權利要求4～7所述的發(fā)明相比，就能進一步削減存儲容量，由于能夠使用低成本的存儲器，就能進一步削減成本。
在本發(fā)明中，由于進行了下述判定在DDS的輸出頻率的變化幅度較窄，高寄生雜波出現(xiàn)的上述DDS的頻率設定參數(shù)的范圍大致為預定周期，并且在DDS輸出中所出現(xiàn)的預定電平以上的高寄生雜波的次數(shù)被限定在特定次數(shù)上的情況下，根據(jù)該特定次數(shù)求出頻率設定參數(shù)的范圍，通過頻率設定參數(shù)是否屬于該求出的每個預定周期的頻率設定參數(shù)的范圍，來判定是否輸出了高寄生雜波，因此，就不需要用于存儲判定標志和DDS的寄生雜波次數(shù)的存儲器，與權利要求4～8所述的發(fā)明相比，就能進一步謀求制造成本的降低。
在本發(fā)明中，通過自動頻率控制裝置(AFC)等調整對應的DDS頻率設定參數(shù)以對DDS的輸出頻率進行掃描，同時，預先存儲出現(xiàn)在DDS的輸出中的高寄生雜波的次數(shù)，通過上述參數(shù)調整裝置的調整，求出在上述直接數(shù)字合成器的輸出中所出現(xiàn)的高寄生雜波的次數(shù)的范圍，同時，從上述存儲裝置讀出上述寄生雜波的次數(shù)，通過該讀出的寄生雜波的次數(shù)是否屬于上述次數(shù)的范圍，來判定是否輸出了高寄生雜波，由此，即使在與本裝置一起在無線機等發(fā)送接收裝置中使用AFC等的情況下，也能防止高寄生雜波化。
在本發(fā)明中，在變更各個設定參數(shù)以使不會從第二頻率合成器輸出高寄生雜波的情況下，只以預定量增減第二頻率合成器的變換數(shù)設定參數(shù)和頻率變換器的變換數(shù)設定參數(shù)中的至少一方，同時，根據(jù)增減了該至少一方的變換數(shù)設定參數(shù)來變更分解能大的DDS的頻率設定參數(shù)，由此，就能容易地變更對應于應輸出輸出頻率并且不輸出高寄生雜波的各個參數(shù)的值。
在本發(fā)明中，對應于第二頻率合成器的變換數(shù)設定參數(shù)、頻率變換器的變換數(shù)設定參數(shù)和DDS的頻率設定參數(shù)，預先存儲各個頻率設定參數(shù)在第二頻率合成器的輸出頻帶內(nèi)不會從直接數(shù)字合成器輸出預定電平以上的寄生雜波的第二頻率合成器和頻率變換器的變換數(shù)設定參數(shù)中的至少一方的增減量，在變更各個設定參數(shù)時，讀出對應于各個設定參數(shù)的上述增減量，根據(jù)該增減量增減變換數(shù)設定參數(shù)中的至少一方，同時，根據(jù)增減了該至少一方的變換數(shù)設定參數(shù)變更DDS的頻率設定參數(shù)，由此，通過一次變更，而變更為不輸出預定電平以上的寄生雜波的頻率設定參數(shù)，與權利要求11的情況相比，就能高速變更各個設定參數(shù)。
在本發(fā)明中，把對應于應從第二頻率合成器輸出的輸出頻率的數(shù)據(jù)作為地址，在其各個地址表示的各個數(shù)據(jù)存儲區(qū)域中，不會從第二頻率合成器輸出出現(xiàn)在DDS輸出中的高寄生雜波，以對應于該數(shù)據(jù)的輸出頻率預先求出并存儲第二頻率合成器輸出的DDS的頻率設定參數(shù)、頻率變換器和第二頻率合成器的變換數(shù)設定參數(shù)，在應從第二頻率合成器輸出的輸出頻率所對應的數(shù)據(jù)作為地址輸入時，把對應于該地址的頻率設定參數(shù)和變換數(shù)設定參數(shù)分別輸出給DDS、頻率變換器和第二頻率合成器，由此，在合成器內(nèi)部不需要進行各個設定參數(shù)的運算和判定以及變更處理，而使構成變得簡單，同時，能夠謀求縮短用于參數(shù)設定的時間。其結果，就能格外加快頻率合成器的頻率切換速度。
權利要求
1.一種頻率合成器，包括第一頻率合成器，具有與基準時鐘同步并以根據(jù)頻率設定參數(shù)的頻率輸出的直接數(shù)字合成器；頻率變換器，根據(jù)變換數(shù)設定參數(shù)變換上述直接數(shù)字合成器的輸出頻率并輸出；第二頻率合成器，根據(jù)變換數(shù)設定參數(shù)變換上述頻率變換器的輸出頻率并輸出，其特征在于可以根據(jù)上述第二頻率合成器的輸出頻率設定上述直接數(shù)字合成器的頻率設定參數(shù)、上述頻率變換器的變換數(shù)設定參數(shù)和上述第二頻率合成器的變換數(shù)設定參數(shù)。
2.根據(jù)權利要求1所述的頻率合成器，其特征在于，進一步包括輸入裝置，輸入對應于應從第二頻率合成器輸出的輸出頻率的數(shù)據(jù)；第一變換數(shù)設定參數(shù)運算裝置，根據(jù)上述輸入裝置輸入的上述數(shù)據(jù)求出上述第二頻率合成器的變換數(shù)設定參數(shù)；第二變換數(shù)設定參數(shù)運算裝置，根據(jù)上述輸入裝置輸入的上述數(shù)據(jù)和上述第一變換數(shù)設定參數(shù)運算裝置求出的變換數(shù)設定參數(shù)求出上述頻率變換器的變換數(shù)設定參數(shù)；頻率設定參數(shù)運算裝置，根據(jù)上述輸入裝置輸入的上述數(shù)據(jù)、上述第一變換數(shù)設定參數(shù)運算裝置求出的變換數(shù)設定參數(shù)和上述第二變換數(shù)設定參數(shù)運算裝置求出的變換數(shù)設定參數(shù)求出上述直接數(shù)字合成器的頻率設定參數(shù)；參數(shù)設定裝置，把上述第一變換數(shù)設定參數(shù)運算裝置求出的變換數(shù)設定參數(shù)、上述第二變換數(shù)設定參數(shù)運算裝置求出的變換數(shù)設定參數(shù)和上述頻率設定參數(shù)運算裝置求出的頻率設定參數(shù)分別設定到上述第二頻率合成器、上述頻率變換器和上述直接數(shù)字合成器中。
3.根據(jù)權利要求2所述的頻率合成器，其特征在于，進一步包括參數(shù)判定裝置，在頻率設定參數(shù)運算裝置求出頻率設定參數(shù)時，判定該頻率設定參數(shù)是否在第二頻率合成器的輸出頻帶內(nèi)從直接數(shù)字合成器輸出了預定電平以上的寄生雜波；參數(shù)變更裝置，當由上述參數(shù)判定裝置判定為頻率設定參數(shù)輸出了上述寄生雜波時，變更變換數(shù)設定參數(shù)和頻率設定參數(shù)并輸出給參數(shù)設定裝置，以使上述寄生雜波不會包含在第二頻率合成器的輸出頻帶內(nèi)。
4.根據(jù)權利要求3所述的頻率合成器，其特征在于，進一步包括存儲裝置，預先存儲下述判定信息是否對于每個應設定在直接數(shù)字合成器中的頻率設定參數(shù)從第二頻率合成器輸出了出現(xiàn)在直接數(shù)字合成器的輸出中的預定電平以上的寄生雜波，當參數(shù)判定裝置判定該頻率設定參數(shù)是否在第二頻率合成器的輸出頻帶內(nèi)從直接數(shù)字合成器輸出了預定電平以上的寄生雜波時，從上述存儲裝置讀出對應于上述頻率設定參數(shù)的上述判定信息，并根據(jù)該判定信息進行判定。
5.根據(jù)權利要求3所述的頻率合成器，其特征在于，進一步包括存儲裝置，預先存儲下述判定信息把直接數(shù)字合成器的頻率設定參數(shù)作為地址，在其各個地址表示的各個數(shù)據(jù)存儲區(qū)域中作為各個地址的上述頻率設定參數(shù)，在第二頻率合成器的輸出頻帶中，是否從直接數(shù)字合成器輸出了預定電平以上的寄生雜波，當參數(shù)判定裝置判定該頻率設定參數(shù)是否在第二頻率合成器的輸出頻帶內(nèi)從直接數(shù)字合成器輸出了預定電平以上的寄生雜波時，把上述頻率設定參數(shù)作為地址而對上述存儲裝置進行存取，并讀出上述判定信息，根據(jù)該判定信息進行判定。
6.根據(jù)權利要求3所述的頻率合成器，其特征在于，進一步包括存儲裝置，預先存儲下述判定信息是否從直接數(shù)字合成器輸出了預定電平以上的寄生雜波，其把直接數(shù)字合成器的頻率設定參數(shù)的上位預定位作為地址，根據(jù)在其各個地址表示的各個數(shù)據(jù)存儲區(qū)域中使各個地址進行上位預定位的上述頻率設定參數(shù)在第二頻率合成器的輸出頻帶中，當參數(shù)判定裝置判定該頻率設定參數(shù)是否在第二頻率合成器的輸出頻帶內(nèi)從直接數(shù)字合成器輸出了預定電平以上的寄生雜波時，把上述頻率設定參數(shù)的上位預定位作為地址而對上述存儲裝置進行存取，并讀出上述判定信息，根據(jù)該判定信息進行判定。
7.根據(jù)權利要求3所述的頻率合成器，其特征在于，進一步包括存儲裝置，預先存儲直接數(shù)字合成器在第二頻率合成器的輸出頻帶內(nèi)輸出預定電平以上的寄生雜波時的相應直接數(shù)字合成器的頻率設定參數(shù)的范圍，當參數(shù)判定裝置判定該頻率設定參數(shù)是否在第二頻率合成器的輸出頻帶內(nèi)從直接數(shù)字合成器輸出了預定電平以上的寄生雜波時，從上述存儲裝置讀出上述頻率設定參數(shù)的范圍，通過頻率設定參數(shù)是否屬于該讀出的頻率設定參數(shù)的范圍，來進行判定。
8.根據(jù)權利要求3所述的頻率合成器，其特征在于，進一步包括存儲裝置，預先存儲直接數(shù)字合成器在第二頻率合成器的輸出頻帶內(nèi)輸出的預定電平以上的寄生雜波的次數(shù)，當參數(shù)判定裝置判定該頻率設定參數(shù)是否在第二頻率合成器的輸出頻帶內(nèi)從直接數(shù)字合成器輸出了預定電平以上的寄生雜波時，從上述存儲裝置讀出上述寄生雜波的次數(shù)，根據(jù)該讀出的上述寄生雜波的次數(shù)和上述頻率設定參數(shù)而求出包含在上述直接數(shù)字合成器的輸出中的預定電平以上的寄生雜波頻率，通過是否從第二頻率合成器輸出了該求出的預定電平以上的寄生雜波頻率，來進行判定。
9.根據(jù)權利要求3所述的頻率合成器，其特征在于，參數(shù)判定裝置判定在直接數(shù)字合成器的輸出頻率的變化幅度較窄，預定電平以上的寄生雜波出現(xiàn)的上述直接數(shù)字合成器的頻率設定參數(shù)的范圍大致為預定周期并且出現(xiàn)在直接數(shù)字合成器的輸出中的預定電平以上的寄生雜波次數(shù)被限定于特定次數(shù)的情況下，頻率設定參數(shù)是否在第二頻率合成器的輸出頻帶內(nèi)從直接數(shù)字合成器是否輸出了預定電平以上的寄生雜波，在此情況下，根據(jù)上述特定的次數(shù)求出上述頻率設定參數(shù)的范圍的預定周期，通過上述頻率設定參數(shù)是否屬于每個該求出的預定周期的上述頻率設定參數(shù)的范圍，來進行判定。
10.根據(jù)權利要求3所述的頻率合成器，其特征在于，進一步包括參數(shù)調整裝置，調整相應的直接數(shù)字合成器的頻率設定參數(shù)以使直接數(shù)字合成器的輸出頻率進行掃描；存儲裝置，預先存儲出現(xiàn)在直接數(shù)字合成器的輸出中的預定電平以上的寄生雜波的次數(shù)，當參數(shù)判定裝置判定該頻率設定參數(shù)是否在第二頻率合成器的輸出頻帶內(nèi)從直接數(shù)字合成器輸出了預定電平以上的寄生雜波時，通過上述參數(shù)調整裝置的調整求出出現(xiàn)在上述直接數(shù)字合成器的輸出中的預定電平以上的寄生雜波次數(shù)的范圍，同時，從上述存儲裝置讀出上述寄生雜波的次數(shù)，通過該讀出的寄生雜波的次數(shù)是否屬于上述次數(shù)的范圍，來進行判定。
11.根據(jù)權利要求3所述的頻率合成器，其特征在于，在參數(shù)變更裝置變更變換數(shù)設定參數(shù)和頻率設定參數(shù)以使預定電平以上的寄生雜波不會包含在第二頻率合成器的輸出頻帶內(nèi)時，使第二頻率合成器的變換數(shù)設定參數(shù)和頻率變換器的變換數(shù)設定參數(shù)中的至少一方以預定量增減，同時，根據(jù)使該至少一方增減的變換數(shù)設定參數(shù)來變更直接數(shù)字合成器的頻率設定參數(shù)。
12.根據(jù)權利要求3所述的頻率合成器，其特征在于，進一步包括存儲裝置，預先存儲第二頻率合成器的變換數(shù)設定參數(shù)和頻率變換器的變換數(shù)設定參數(shù)中的至少一方的增減量，其對應于第二頻率合成器的變換數(shù)設定參數(shù)、頻率變換器的變換數(shù)設定參數(shù)和上述直接數(shù)字合成器的頻率設定參數(shù)，各個頻率設定參數(shù)在第二頻率合成器的輸出頻帶內(nèi)不會從直接數(shù)字合成器輸出預定電平以上的寄生雜波，在參數(shù)變更裝置變更上述變換數(shù)設定參數(shù)和頻率設定參數(shù)以使預定電平以上的寄生雜波不會包含在第二頻率合成器的輸出頻帶內(nèi)時，從上述存儲裝置讀出對應于第二頻率合成器的變換數(shù)設定參數(shù)、上述頻率變換器的變換數(shù)設定參數(shù)和上述直接數(shù)字合成器的頻率設定參數(shù)的上述增減量，根據(jù)該增減量使上述變換數(shù)設定參數(shù)中的至少一方進行增減，同時，根據(jù)使該至少一方進行增減的變換數(shù)設定參數(shù)來變更直接數(shù)字合成器的頻率設定參數(shù)。
13.一種頻率合成器，其特征在于，包括第一頻率合成器，具有與基準時鐘同步并以根據(jù)頻率設定參數(shù)的頻率輸出的直接數(shù)字合成器；頻率變換器，根據(jù)變換數(shù)設定參數(shù)變換上述直接數(shù)字合成器的輸出頻率并輸出；第二頻率合成器，根據(jù)變換數(shù)設定參數(shù)變換上述頻率變換器的輸出頻率并輸出；輸入裝置，作為地址輸入對應于應從第二頻率合成器輸出的輸出頻率的數(shù)據(jù)；存儲裝置，把對應于應從上述第二頻率合成器輸出的輸出頻率的數(shù)據(jù)作為地址，把上述第二頻率合成器的輸出頻帶內(nèi)不包含在該各個地址表示的各個數(shù)據(jù)存儲區(qū)域中出現(xiàn)在直接數(shù)字合成器的輸出中的預定電平以上的寄生雜波，預先存儲上述第二頻率合成器以上述輸出頻率輸出的上述直接數(shù)字合成器的頻率設定參數(shù)、上述頻率變換器的變換數(shù)設定參數(shù)和上述第二頻率合成器的變換數(shù)設定參數(shù)，在由上述輸入裝置輸入了上述地址的情況下，把對應于該地址的上述直接數(shù)字合成器的頻率設定參數(shù)、上述頻率變換器的變換數(shù)設定參數(shù)和上述上述第二頻率合成器的變換數(shù)設定參數(shù)分別輸出給上述直接數(shù)字合成器、上述頻率變換器和上述第二頻率合成器。
14.根據(jù)權利要求2或13所述的頻率合成器，其特征在于，第一頻率合成器具有可變分頻器，作為頻率變換器，根據(jù)變換數(shù)設定參數(shù)對直接數(shù)字合成器的輸出頻率進行分頻。
15.根據(jù)權利要求1、2或13所述的頻率合成器，其特征在于，第二頻率合成器是鎖相環(huán)，在根據(jù)變換數(shù)設定參數(shù)變換上述第一頻率合成器的輸出頻率并作為與應從第二頻率合成器輸出的輸出頻率對應的數(shù)據(jù)進行輸出時，根據(jù)上述變換數(shù)設定參數(shù)輸出該輸出頻率以使可變分頻器分頻的頻率與上述第一頻率合成器的輸出頻率相一致
全文摘要
本發(fā)明的目的是在各個設定參數(shù)的設定中不花費工夫而謀求低寄生雜波化,由此,防止通信品質和頻率選擇度的惡化。在基準振蕩器1內(nèi)設置分頻數(shù)設定參數(shù)R的可設定的可變分頻器13。在按照PLL2的輸出頻率fout選擇DDS12的頻率設定參數(shù)k以使DDS12在PLL2的輸出頻帶內(nèi)不輸出預定電平以上的高寄生雜波時,調整PLL2內(nèi)的可變分頻器24的分頻數(shù)設定參數(shù)N和基準振蕩器1內(nèi)的可變分頻器13的分頻數(shù)設定參數(shù)R雙方,以滿足該輸出頻率fout和選擇的對應的頻率設定參數(shù)k。
文檔編號H03L7/00GK1169622SQ9710249
公開日1998年1月7日 申請日期1997年2月24日 優(yōu)先權日1997年2月24日
發(fā)明者田島賢一, 伊東健治, 西村修司, 土井正幸, 飯?zhí)锩鞣?申請人:三菱電機株式會社