專(zhuān)利名稱(chēng)：模擬先入先出存儲(chǔ)器和開(kāi)關(guān)器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及模擬先入先出(FIFO)存儲(chǔ)器，特別是涉及消除寫(xiě)入時(shí)和讀出時(shí)的模擬信號(hào)的誤差，提高模擬先入先出(FIFO)存儲(chǔ)器的精度的技術(shù)。
如所周知，現(xiàn)有的電視信號(hào)處理技術(shù)用模擬電路實(shí)現(xiàn)。在電視信號(hào)處理技術(shù)中，也是近年來(lái)最新發(fā)展起來(lái)的一種技術(shù)是Y/C分離技術(shù)。所謂Y/C分離，就是從彩電信號(hào)中分離輝度信號(hào)(Y信號(hào))和色差信號(hào)(C信號(hào))的技術(shù)。Y/C分離以往用現(xiàn)有的模擬帶通濾波器或模擬帶阻濾波器來(lái)進(jìn)行。但近些年實(shí)現(xiàn)了巧妙地利用彩電信號(hào)性質(zhì)的Y/C分離。
用圖26說(shuō)明上述Y/C分離。圖26(a)示出的是NTSC(制式)彩電信號(hào)的頻譜。如圖26(a)所示，NTSC彩電信號(hào)之內(nèi)輝度信號(hào)的頻譜，用NTSC彩電信號(hào)水平同步信號(hào)的頻率調(diào)制之后，分布在從DC到4.2MHz附近。對(duì)此，色差信號(hào)的頻譜，同樣地用NTSC彩電信號(hào)水平同步信號(hào)的頻率進(jìn)行調(diào)制后分布為使得對(duì)以3.57954MHz為中心的輝度信號(hào)變成宛如套管(いれこ)一樣。因此，為了分離出這一輝度信號(hào)(Y信號(hào))和色差信號(hào)(C信號(hào))，只要能實(shí)現(xiàn)具有圖26(c)所示的那種傳輸函數(shù)的濾波器即可。
為此，如圖27(a)所示，只要使NTSC彩電信號(hào)(NTSC composite)僅僅延遲該NTSC彩電信號(hào)的水平同步信號(hào)的一個(gè)周期后再與原來(lái)的NTSC彩電信號(hào)進(jìn)行加法或減法運(yùn)算即可。就是說(shuō)，為了實(shí)現(xiàn)上述那樣的Y/C分離，就需要模擬的存儲(chǔ)器電路，以使NTSC彩電信號(hào)的水平同步信號(hào)延遲一個(gè)周期。
現(xiàn)有技術(shù)把CCD電路用作這樣的模擬的存儲(chǔ)器電路。然而，由于CCD電路要用與制造雙極晶體管、CMOS晶體管的硅工藝不同的工藝技術(shù)進(jìn)行制造，故存在著不能與雙極晶體管或CMOS晶體管在同一個(gè)硅大圓片上形成的這樣的問(wèn)題。為此，在現(xiàn)有的TV信號(hào)LSI中，如圖27(b)所示，必須外加一個(gè)用CCD電路構(gòu)成的模擬存儲(chǔ)器來(lái)實(shí)現(xiàn)NTSC彩電信號(hào)處理電路。
于是，進(jìn)行了用雙極晶體管或CMOS晶體管電路構(gòu)成模擬FIFO存儲(chǔ)器，企圖實(shí)現(xiàn)圖27(c)所示的那種單片TV信號(hào)LSI的嘗試。
圖28(a)是現(xiàn)有的模擬FIFO存儲(chǔ)器的基本構(gòu)成圖(發(fā)表于Ken A.Nishimura et a1.“A Monolithic Analog Video Comb Filter in 1.2-μmCMOS”，IEEE Journal of Solid-State，Vol.28，No.12，December 1993，pp1331-1339)。在圖28(a)中，標(biāo)號(hào)1是具有連接存儲(chǔ)單元10的存儲(chǔ)器總線13A，13B的存儲(chǔ)器總線電路；2是向存儲(chǔ)器總線電路1的存儲(chǔ)單元10中寫(xiě)入輸入信號(hào)的，具有帶開(kāi)關(guān)的電容采樣保持(SCSH)電路20和運(yùn)放25的寫(xiě)入電路；3是從存儲(chǔ)器總線電路1的存儲(chǔ)單元10中讀出輸出信號(hào)的讀出電路。存儲(chǔ)器總線電路1具備有控制來(lái)自寫(xiě)入電路2的信號(hào)輸入的輸入裝置15和控制輸往讀出電路3的信號(hào)輸出的輸出裝置16。在這里，示于圖28(a)的現(xiàn)有的模擬FIFO存儲(chǔ)器，假定是用示于圖28(b)的那種高電平有效的二相時(shí)鐘信號(hào)φ1，φ2進(jìn)行驅(qū)動(dòng)的存儲(chǔ)器。
在時(shí)鐘信號(hào)φ1有效時(shí)，SCSH電路20使開(kāi)關(guān)22a、22c變成導(dǎo)通狀態(tài)并把輸入模擬信號(hào)采樣保持于電容元件21中。由于輸出裝置16的開(kāi)關(guān)16A、16B變成導(dǎo)通狀態(tài)，存儲(chǔ)器總線13A、13B都變成模擬地電位，故已儲(chǔ)存于存儲(chǔ)單元10的電容元件11中的電荷，遵從電荷守恒定律，被轉(zhuǎn)移到讀出電路3的電容元件31上去。
其次，當(dāng)時(shí)鐘信號(hào)φ2變得有效時(shí)，由于SCSH電路20使開(kāi)關(guān)22b、22d變成導(dǎo)通狀態(tài)，電容元件21的兩端變成模擬地電位，故電容元件21的電荷遵守電荷守恒定律被轉(zhuǎn)移到存儲(chǔ)單元10的電容元件11。不用說(shuō)這時(shí)的輸入裝置15的開(kāi)關(guān)15A、15B已變?yōu)閷?dǎo)通狀態(tài)。另外，這時(shí)讀出電路3的模擬開(kāi)關(guān)32也變成導(dǎo)通狀態(tài)，已貯存于電容元件31中的電荷進(jìn)行放電。當(dāng)時(shí)鐘信號(hào)φ1再次變成有效時(shí)，與上一次相同，已貯存于存儲(chǔ)單元10的電容元件11中的電荷將遵守電荷守恒定律被轉(zhuǎn)移到電容元件31上去。
借助于這種工作，由SCSH電路20所采樣的模擬信號(hào)先暫存于存儲(chǔ)單元10中，然后轉(zhuǎn)移到讀出電路3的電容元件31。在此倘令電容元件21的電容值的C1，令輸入信號(hào)電壓為Vin，則貯于電容元件21中的電荷量Qin將變?yōu)橄率健?br> Qin＝Vin·C1…(1)由于已貯存于電容元件21中的電荷原封不動(dòng)地被轉(zhuǎn)移到存儲(chǔ)單元10的電容元件11上去，故存儲(chǔ)單元10的電容元件11中將貯存相同的電荷量Qin。此外，由于已貯存于電容元件11上的電荷被轉(zhuǎn)移到讀出電路3中去，故這時(shí)在電容元件31的兩端所產(chǎn)生的電壓Vout，在設(shè)電容元件31的電容值為C3時(shí)將變成下式。
Vout＝Vin·C1/C3…(2)上述那樣的操作是理想的，倘能實(shí)現(xiàn)這樣的操作則即使是在現(xiàn)有的電路中也不會(huì)有任何問(wèn)題。但是實(shí)際上，在現(xiàn)有的模擬FIFO存儲(chǔ)器中卻存在著在讀出已寫(xiě)入的模擬信號(hào)時(shí)并不能正確地進(jìn)行再現(xiàn)，即在寫(xiě)入時(shí)和讀出時(shí)在模擬信號(hào)中會(huì)產(chǎn)生誤差這樣的問(wèn)題。
作為產(chǎn)生這種模擬信號(hào)的誤差的原因可以粗分為二種。
首先，一個(gè)原因是由于存在于存儲(chǔ)器總線間的布線間電容等的雜散電容所產(chǎn)生的電容的積累。
在圖28所示的現(xiàn)有的模擬FIFO存儲(chǔ)器中，在存在著布線間電容61的情況下，在時(shí)鐘信號(hào)φ1有效時(shí)(即在寫(xiě)入操作時(shí))，應(yīng)當(dāng)從寫(xiě)入電路2的電容元件21轉(zhuǎn)移到存儲(chǔ)單元10的電容元件11電荷的一部分被貯存于布線間電容61中。已貯存于布線間電容61中的電荷，在時(shí)鐘信號(hào)φ2有效時(shí)(即讀出操作時(shí))原封不動(dòng)地被轉(zhuǎn)移到讀出電路3。換句話說(shuō)，在寫(xiě)入操作時(shí)已存于布線間電容61上的電荷，在接著進(jìn)行的讀出操作時(shí)，變成為從存儲(chǔ)器總線電路1輸出。
另一方面，在模擬FIFO存儲(chǔ)器中，由于要進(jìn)行讀改寫(xiě)操作，即在從存儲(chǔ)單元讀出了模擬信號(hào)之后進(jìn)行向該存儲(chǔ)單元中寫(xiě)入新的模擬信號(hào)的操作，故存儲(chǔ)單元的地址要在向存儲(chǔ)單元中寫(xiě)進(jìn)了模擬信號(hào)之后再進(jìn)行變更。在示于圖28的那樣的現(xiàn)有的模擬FIFO存儲(chǔ)器中，在從時(shí)鐘信號(hào)φ1變?yōu)橛行У綍r(shí)鐘信號(hào)φ2變?yōu)橛行У钠陂g，存儲(chǔ)單元的地址將變化。
因此，在寫(xiě)入操作時(shí)，已貯存于布線間電容61中的電荷在接下來(lái)的讀出操作時(shí)進(jìn)行輸出這件事，意味著在用該讀出操作本應(yīng)讀出的、過(guò)去已寫(xiě)入一個(gè)存儲(chǔ)單元中去的模擬信號(hào)上加上用前邊一個(gè)寫(xiě)入操作應(yīng)寫(xiě)入到另一存儲(chǔ)單元中的信號(hào)的一部分，并從存儲(chǔ)器總線電路2進(jìn)行輸出。就是說(shuō)，已從模擬FIFO存儲(chǔ)器讀出來(lái)的模擬信號(hào)，結(jié)果將變成包含有相當(dāng)于由該讀出操作的上一個(gè)的寫(xiě)入操作貯存于布線間電容61上的電荷的誤差。
例如，當(dāng)設(shè)過(guò)去已存于一個(gè)存儲(chǔ)單元中的電荷為Qm，則在電荷Qm從上述一個(gè)存儲(chǔ)單元中正常讀了出來(lái)的情況下，按理說(shuō)輸出電壓Vout將變?yōu)橄率健?br> Vout＝Qm/C3 …(3)然而，在存在著布線間電容Cp的情況下，假定模擬信號(hào)Vs已用讀出動(dòng)作的上一個(gè)寫(xiě)入動(dòng)作寫(xiě)入另一存儲(chǔ)單元(設(shè)電容值為C2)中去，則結(jié)果將變成下述電荷Qp被貯存于布線間電容Cp中。
Qp＝C1·Vs·Cp/(Cp+C2) …(4)因此，在上述一個(gè)存儲(chǔ)單元的讀出動(dòng)作時(shí)，將把該電荷Qp所產(chǎn)生的電壓加到式(3)所示的電壓值上輸出，故輸出電壓Vout將變成下式。
Vout＝Qm/C3+(C1/C3)·Vin·Cp/(Cp+C2)…(5)而另外一個(gè)原因是讀出動(dòng)作和寫(xiě)入動(dòng)作中的存儲(chǔ)器總線的電位差和每一個(gè)讀出動(dòng)作的存儲(chǔ)器總線的電位的偏離。
在示于圖28的現(xiàn)有的模擬FIFO存儲(chǔ)器中，在時(shí)鐘信號(hào)φ2變?yōu)橛行?，從?xiě)入電路2的電容元件21向存儲(chǔ)單元10的電容元件11的電荷轉(zhuǎn)移已結(jié)束了時(shí)候(即寫(xiě)入動(dòng)作已結(jié)束了的時(shí)候)，存儲(chǔ)器總線13A的電位變成為模擬地電位，而存儲(chǔ)器總線13B的電位Vb將變?yōu)橄率健?br> Vb＝Vang+Vin …(6)其中，Vang是模擬地電位，Vin是已寫(xiě)入的模擬信號(hào)電位。就是說(shuō)，讀出動(dòng)作開(kāi)始時(shí)的存儲(chǔ)器總線13B的電位將受上一個(gè)已寫(xiě)入的模擬信號(hào)的影響而變化。
另一方面，在從存儲(chǔ)單元10中已讀出了模擬信號(hào)的時(shí)候，由于存儲(chǔ)器總線13A、13B的電位都變成為模擬地電位，故在寫(xiě)入動(dòng)作開(kāi)始時(shí)，存儲(chǔ)器總線13A、13B的電位都是模擬地電位。
就是說(shuō)，在讀出動(dòng)作和寫(xiě)入動(dòng)作中，存儲(chǔ)器總線13B的電位將變得不相同。而且，在讀出動(dòng)作時(shí)的存儲(chǔ)器總線13B的電位由于受由其上一個(gè)寫(xiě)入動(dòng)作所寫(xiě)入的模擬信號(hào)的影響，故結(jié)果變成為每一讀出操作都偏離。
在用硅工藝制造模擬FIFO存儲(chǔ)器時(shí)，存儲(chǔ)器總線通常存在著事先難以估算的那么多的寄生電容。因此，在從存儲(chǔ)器單元中讀出模擬信號(hào)時(shí)，就有可能把貯存于存儲(chǔ)器總線的寄生電容中的電荷也一起讀出來(lái)，就像已經(jīng)說(shuō)明過(guò)的那樣，由于存儲(chǔ)器總線的電位在讀出動(dòng)作和寫(xiě)入動(dòng)作時(shí)不同，而且每一讀出動(dòng)作皆有偏差，故結(jié)果將變成為在模擬信號(hào)中產(chǎn)生起因于存儲(chǔ)器總線的寄生電容的誤差。
這樣一來(lái)，在現(xiàn)有的模擬FIFO存儲(chǔ)器中，就存在著因存儲(chǔ)器總線的布線間電容等等的雜散電容的影響，使得在讀出已寫(xiě)入的模擬信號(hào)時(shí)，不一定能正確地再現(xiàn)，即在寫(xiě)入時(shí)和讀出時(shí)，在模擬信號(hào)中將產(chǎn)生誤差的問(wèn)題。
有鑒于上述那些問(wèn)題，本發(fā)明的目的是，作為模擬FIFO存儲(chǔ)器，使之減少寫(xiě)入時(shí)和讀出時(shí)的模擬信號(hào)的誤差，使得能以良好的精度讀出已寫(xiě)入的模擬信號(hào)。
為了解決上述課題，本發(fā)明的第1方面所采取的解決辦法是作為使已輸入的模擬信號(hào)延遲規(guī)定的時(shí)間并以輸入順序進(jìn)行輸出的模擬FIFO存儲(chǔ)器，是具備有存儲(chǔ)模擬信號(hào)的多個(gè)存儲(chǔ)單元和具有已連到各存儲(chǔ)單元上且轉(zhuǎn)移模擬信號(hào)的存儲(chǔ)器總線的存儲(chǔ)器總線電路，并對(duì)于各存儲(chǔ)器單元介以上述存儲(chǔ)器總線以規(guī)定的順序進(jìn)行讀出模擬信號(hào)的讀出動(dòng)作，以及介以上述存儲(chǔ)器總線進(jìn)行寫(xiě)入模擬信號(hào)的寫(xiě)入動(dòng)作的存儲(chǔ)器。是在進(jìn)行讀出動(dòng)作之前，進(jìn)行把上述存儲(chǔ)器總線設(shè)定為規(guī)定的電位的復(fù)位動(dòng)作以把已貯存于上述存儲(chǔ)器總線的雜散電容上的電荷除去的存儲(chǔ)器。
倘采用本發(fā)明的第1方面，由于采用在讀出動(dòng)作之前，進(jìn)行把存儲(chǔ)器總線設(shè)定于規(guī)定電位的復(fù)位動(dòng)作的辦法，就可以除去已貯存于存儲(chǔ)器總線的寄生電容的電荷，同時(shí)還將消除每一讀出動(dòng)作的存儲(chǔ)器總線電位的偏離，故可以不受存儲(chǔ)器總線的寄生電容影響地從存儲(chǔ)單元中讀出模擬信號(hào)。因此，可以減小寫(xiě)入時(shí)和讀出時(shí)之間的模擬信號(hào)的誤差，可以良好的精度讀出已寫(xiě)入的模擬信號(hào)。
在本發(fā)明的第2方面中，在上述第1方面的模擬FIFO存儲(chǔ)器中的存儲(chǔ)單元被作成為具備有以電荷的形式貯存模擬信號(hào)的電容元件，和切換控制上述電容元件與上述存儲(chǔ)器總線之間的連接狀態(tài)的開(kāi)關(guān)，且上述開(kāi)關(guān)在該存儲(chǔ)單元在已被選作為進(jìn)行模擬信號(hào)的讀出和寫(xiě)入對(duì)象時(shí)，在讀出動(dòng)作和寫(xiě)入動(dòng)作時(shí)變?yōu)閷?dǎo)通狀態(tài)。
在本發(fā)明的第3方面中，在上述第2方面的模擬FIFO存儲(chǔ)器中，具備有介以上述存儲(chǔ)器總線，向上述存儲(chǔ)器總線電路的存儲(chǔ)單元中寫(xiě)入模擬信號(hào)的寫(xiě)入電路，和從上述存儲(chǔ)器總線電路的存儲(chǔ)單元中介以上述存儲(chǔ)器總線讀出模擬信號(hào)的讀出電路，而上述存儲(chǔ)器總線電路則具備有輸入裝置和輸出裝置，上述輸入裝置在寫(xiě)入動(dòng)作時(shí)使上述寫(xiě)入電路和存儲(chǔ)器總線變?yōu)閷?dǎo)通，而在讀出動(dòng)作時(shí)則使它們變?yōu)榉菍?dǎo)通，上述輸出裝置在讀出動(dòng)作時(shí)使上述讀出電路和上述存儲(chǔ)器總線導(dǎo)通，而在寫(xiě)入動(dòng)作時(shí)則使它們變?yōu)榉菍?dǎo)通狀態(tài)，在復(fù)位動(dòng)作時(shí)，上述存儲(chǔ)器總線電路借助于輸入裝置使寫(xiě)入電路和存儲(chǔ)器總線變?yōu)榉菍?dǎo)通狀態(tài)的同時(shí)，借助于輸出裝置使讀出電路和存儲(chǔ)器總線變成導(dǎo)通狀態(tài)，且使已連到存儲(chǔ)器總線上的所有的存儲(chǔ)單元的開(kāi)關(guān)變成截止?fàn)顟B(tài)，而上述讀出電路則介以上述輸出裝置，把已與存儲(chǔ)器總線相連的模擬信號(hào)輸入端子設(shè)定為規(guī)定的電位。
在本發(fā)明的第4方面中，在上述第3方面的模擬FIFO存儲(chǔ)器中，上述存儲(chǔ)器總線由第1和第2總線布線構(gòu)成，上述讀出電路具備有運(yùn)算放大器，其反相輸入端子介以上述輸出裝置與上述第1總線布線相連，而同相輸入端子則介以上述輸出裝置與上述第2總線布線相連，而且已被設(shè)定為規(guī)定的電位；電容元件，被設(shè)置于上述運(yùn)放的反相輸入端子和輸出端子之間并以電荷的形式貯存模擬信號(hào)；開(kāi)關(guān)，與上述電容元件并聯(lián)設(shè)置于上述運(yùn)放的反相輸入端子與輸出端子之間并切換控制上述運(yùn)放的反相輸入端子與輸出端子之間的連接狀態(tài)，上述開(kāi)關(guān)作成為在復(fù)位動(dòng)作時(shí)變?yōu)閷?dǎo)通狀態(tài)，而在讀出動(dòng)作和寫(xiě)入狀態(tài)時(shí)則變成為截止?fàn)顟B(tài)。
在本發(fā)明的第5方面中，上述第4方面的模擬FIFO存儲(chǔ)器中的讀出電路，不用上述開(kāi)關(guān)而代之以使用已具備有第1開(kāi)關(guān)，用以切換控制上述運(yùn)放的反相輸入端子和具有上述規(guī)定電位的電源之間的連接狀態(tài)，和第2開(kāi)關(guān)，用于切換控制上述運(yùn)放的輸出端子與具有上述規(guī)定的電位的電源之間的連接狀態(tài)。上述第1和第2開(kāi)關(guān)設(shè)定為在復(fù)位動(dòng)作時(shí)變?yōu)閷?dǎo)通狀態(tài)，而在讀出動(dòng)作和寫(xiě)入動(dòng)作時(shí)則變成為截止。
倘采用本發(fā)明的第5方面，則讀出電路的運(yùn)放的反相輸入端子和輸出端子，在復(fù)位動(dòng)作中，不單單是被短路而是被連接到具有規(guī)定的電位的電源上，故可以防止讀出電路在復(fù)位動(dòng)作時(shí)產(chǎn)生振蕩。
在本發(fā)明的第6方面中，上述第1方面的模擬FIFO存儲(chǔ)器定為已具備有各自都具有上述存儲(chǔ)器總線電路的多個(gè)存儲(chǔ)器部分，且上述多個(gè)的存儲(chǔ)器部分并行進(jìn)行讀出動(dòng)作和寫(xiě)入動(dòng)作。而且在一個(gè)存儲(chǔ)器部分進(jìn)行讀出動(dòng)作時(shí)，另一個(gè)存儲(chǔ)器部分則進(jìn)行寫(xiě)入動(dòng)作，各存儲(chǔ)器部分在進(jìn)行讀出動(dòng)作之前規(guī)定要進(jìn)行復(fù)位動(dòng)作。
倘采用本發(fā)明的第6方面，由于無(wú)需減少寫(xiě)入動(dòng)作或讀出動(dòng)作所用的時(shí)間就可以進(jìn)行復(fù)位動(dòng)作，故可以實(shí)現(xiàn)高精度和低功耗這兩者可以共存的模擬FIFO存儲(chǔ)器。
在本發(fā)明的第7方面中，在上述第6方面的模擬FIFO存儲(chǔ)器里，規(guī)定在上述多個(gè)的存儲(chǔ)器部分中在一個(gè)存儲(chǔ)器部分進(jìn)行復(fù)位動(dòng)作后，接下來(lái)進(jìn)行讀出動(dòng)作，另一個(gè)存儲(chǔ)器部分進(jìn)行寫(xiě)入動(dòng)作。
在本發(fā)明的第8方面中，在上述第6方面的模擬FIFO存儲(chǔ)器中，規(guī)定在上述多個(gè)的存儲(chǔ)器部分內(nèi)一個(gè)存儲(chǔ)器部分進(jìn)行讀出動(dòng)作時(shí)，另一個(gè)存儲(chǔ)器部分進(jìn)行寫(xiě)入動(dòng)作并接著進(jìn)行復(fù)位動(dòng)作。
在本發(fā)明的第9方面中，在上述第6方面的發(fā)明里，上述多數(shù)個(gè)的存儲(chǔ)器部分的個(gè)數(shù)定為3以上，在上述多數(shù)個(gè)的存儲(chǔ)器部分之內(nèi)一個(gè)存儲(chǔ)器部分進(jìn)行讀出動(dòng)作且另一個(gè)存儲(chǔ)器部分進(jìn)行寫(xiě)入動(dòng)作的時(shí)候，上述一個(gè)和另一個(gè)存儲(chǔ)器部分之外的存儲(chǔ)器部分進(jìn)行復(fù)位動(dòng)作。
在本發(fā)明的第10方面中，上述第1方面的模擬FIFO存儲(chǔ)器具備多個(gè)上述存儲(chǔ)器總線電路，且規(guī)定當(dāng)這多數(shù)個(gè)存儲(chǔ)器總線電路之內(nèi)對(duì)一個(gè)存儲(chǔ)器總線電路進(jìn)行了讀出動(dòng)作和寫(xiě)入動(dòng)作時(shí)，其次對(duì)上述一個(gè)存儲(chǔ)器總線電路以外的存儲(chǔ)器總線電路進(jìn)行讀出動(dòng)作和寫(xiě)入動(dòng)作，在對(duì)一個(gè)存儲(chǔ)器總線電路進(jìn)行讀出動(dòng)作和寫(xiě)入動(dòng)作時(shí)，對(duì)接著要進(jìn)行讀出動(dòng)作和寫(xiě)入動(dòng)作的另一存儲(chǔ)器總線電路進(jìn)行復(fù)位動(dòng)作。
倘采用本發(fā)明的第10方面，由于可以進(jìn)行復(fù)位動(dòng)作而無(wú)需減少寫(xiě)入動(dòng)作和讀出動(dòng)作所用的時(shí)間，故可以實(shí)現(xiàn)高精度和低功耗并存的模擬FIFO存儲(chǔ)器。
在本發(fā)明的第11方面中，在上述第10方面的模擬FIFO存儲(chǔ)器中，規(guī)定對(duì)各存儲(chǔ)器電路的存儲(chǔ)單元進(jìn)行垂直尋址。
本發(fā)明的第12方面所采取的解決辦法是，作為使已輸入的模擬信號(hào)延遲規(guī)定的時(shí)間后按照輸入順序輸出的模擬FIFO存儲(chǔ)器，具備具有存儲(chǔ)模擬信號(hào)的多個(gè)存儲(chǔ)單元和已連到各存儲(chǔ)單元上以轉(zhuǎn)送模擬信號(hào)的存儲(chǔ)器總線的存儲(chǔ)器總線電路；上述存儲(chǔ)單元具有以電荷的形式貯存模擬信號(hào)的電容元件和切換控制上述電容元件與存儲(chǔ)器總線之間的連接狀態(tài)的開(kāi)關(guān)；上述開(kāi)關(guān)在該存儲(chǔ)單元已被選作進(jìn)行模擬信號(hào)的讀出和寫(xiě)入的對(duì)象時(shí)，在讀出動(dòng)作和寫(xiě)入動(dòng)作時(shí)，變?yōu)閷?dǎo)通狀態(tài)；上述存儲(chǔ)器總線電路還具備有虛設(shè)存儲(chǔ)單元，該虛設(shè)存儲(chǔ)單元具有已連到上述存儲(chǔ)器總線上去的電容元件。
倘采用本發(fā)明的第12方面，由于借助于具有已連到存儲(chǔ)器總線上去的電容元件使模擬信號(hào)寫(xiě)入時(shí)的存儲(chǔ)單元電容表面上看來(lái)變大，故可以相對(duì)地減小用存儲(chǔ)器總線的寄生電容所產(chǎn)生的電荷轉(zhuǎn)移誤差的影響。因此，可以減小存儲(chǔ)器總線的寄生電容對(duì)模擬FIFO存儲(chǔ)器的輸入輸出特性所施加的影響。
在本發(fā)明的第13方面中，在上述第12方面的模擬FIFO存儲(chǔ)器里，上述虛設(shè)存儲(chǔ)單元規(guī)定設(shè)置于上述存儲(chǔ)器總線的兩端，從而把上述多個(gè)存儲(chǔ)單元夾在中間。
倘采用本發(fā)明的第13方面，由于將減少因讀出和寫(xiě)入對(duì)象的存儲(chǔ)單元的版圖上的位置所產(chǎn)生的存儲(chǔ)器總線的阻抗的變化，故可以穩(wěn)定存儲(chǔ)器總線電路的穩(wěn)定(Settling)特性，因而可以改善模擬FIFO存儲(chǔ)器的輸入輸出特性。
本發(fā)明的第14方面所采取的解決方法是，作為使已輸入的模擬信號(hào)延遲規(guī)定的時(shí)間后按照輸入順序輸出的模擬FIFO存儲(chǔ)器，具備存儲(chǔ)模擬信號(hào)的多個(gè)存儲(chǔ)單元和連到各存儲(chǔ)單元上且轉(zhuǎn)送模擬信號(hào)的存儲(chǔ)器總線；上述存儲(chǔ)單元具有貯存模擬信號(hào)的元件和切換控制該元件與存儲(chǔ)器總線之間的連接狀態(tài)的開(kāi)關(guān)；上述開(kāi)關(guān)由漏極和源極中的一方連到存儲(chǔ)器總線上，同時(shí)另一方連到上述元件上，且使控制信號(hào)輸往柵極的MOS晶體管構(gòu)成；上述MOS晶體管具有已把柵極插入于漏極與源極之間的設(shè)計(jì)圖形，以屏蔽掉從該MOS晶體管的漏極漏往源極的電力線。
倘采用本發(fā)明的第14方面，由于寄生于用作存儲(chǔ)單元的開(kāi)關(guān)的MOS晶體管上的漏極一源極間電容將變得格外之小，故可以減小存儲(chǔ)器總線的寄生電容本身。
本發(fā)明的第15方面所采用的解決辦法是把上述第14方面的發(fā)明應(yīng)用到模擬FIFO以外的用途中去，作為切換控制元件與信號(hào)線之間的連接狀態(tài)的開(kāi)關(guān)元件用MOS晶體管構(gòu)成，該MOS晶體管的漏極和源極之中，一方連到上述元件上的同時(shí)，另一方連到上述信號(hào)線上，控制信號(hào)則輸入至柵極上；上述MOS晶體管具有柵極已插入于漏極與源極之間的設(shè)計(jì)圖形，使得可以屏蔽掉從該MOS晶體管的漏極漏往源極的電力線，倘采用本發(fā)明的第15方面，由于寄生于MOS晶體管上的漏極一源極間電容格外之小，故可以大幅度地減小元件和信號(hào)線所產(chǎn)生的寄生電容。


圖1示出的是本發(fā)明第1實(shí)施例的模擬FIFO存儲(chǔ)器，(a)是構(gòu)成的示意圖，(b)是動(dòng)作的示意圖。
圖2示出的是存儲(chǔ)器電路構(gòu)成的一個(gè)例子。
圖3(a)示出的是寫(xiě)入電路的構(gòu)成的一例，(b)是讀出電路的構(gòu)成的一例。
圖4示出的是本發(fā)明的第1實(shí)施例的模擬FIFO存儲(chǔ)器的構(gòu)成，且示出的是復(fù)位動(dòng)作時(shí)的狀態(tài)。
圖5示出的是本發(fā)明的第1實(shí)施例的模擬FIFO存儲(chǔ)器的構(gòu)成，示出的是讀出動(dòng)作時(shí)的狀態(tài)。
圖6示出的是本發(fā)明的第1實(shí)施例的模擬FIFO存儲(chǔ)器的構(gòu)成，示出的是寫(xiě)入動(dòng)作時(shí)的狀態(tài)。
圖7示出的是本發(fā)明的第1實(shí)施例的變形例的讀出電路的構(gòu)成。
圖8示出的是把本發(fā)明的第1實(shí)施例的模擬FIFO存儲(chǔ)器作成為多個(gè)存儲(chǔ)器總線構(gòu)成的電路構(gòu)成。
圖9示出的是在具備m行n列的存儲(chǔ)單元的模擬FIFO存儲(chǔ)器中的具體的尋址方法。
圖10示出的是本發(fā)明的第2實(shí)施例的模擬FIFO存儲(chǔ)器的構(gòu)成的示意圖。
圖11示出的是示于圖10的本發(fā)明的第2實(shí)施例的模擬FIFO存儲(chǔ)器的動(dòng)作的示意圖。
圖12示出的是本發(fā)明的第2實(shí)施例的模擬FIFO存儲(chǔ)器的構(gòu)成和控制各開(kāi)關(guān)的控制信號(hào)。
圖13示出的是控制圖12所示的本發(fā)明的第2實(shí)施例的模擬FIFO存儲(chǔ)器的各控制信號(hào)的時(shí)間變化。
圖14示出的是示于圖12的本發(fā)明的第2實(shí)施例的模擬FIFO存儲(chǔ)器的模式1的狀態(tài)。
圖15示出的是圖12中的本發(fā)明的第2實(shí)施例的模擬FIFO存儲(chǔ)器的模式2的狀態(tài)。
圖16示出的是圖12中的本發(fā)明的第2實(shí)施例的模擬FIFO存儲(chǔ)器的模式3的狀態(tài)。
圖17示出的是圖12中的本發(fā)明的第2實(shí)施例的模擬FIFO存儲(chǔ)器的模式4的狀態(tài)。
圖18示出的是本發(fā)明的第3實(shí)施例的模擬FIFO存儲(chǔ)器的構(gòu)成的示意圖。
圖19示出的是本發(fā)明的第3實(shí)施例的模擬FIFO存儲(chǔ)器的尋址方法。
圖20(a)-(d)示出的是本發(fā)明的第3實(shí)施例的模擬FIFO存儲(chǔ)器的動(dòng)作。
圖21示出的是本發(fā)明的第3實(shí)施例的模擬FIFO存儲(chǔ)器的具體的構(gòu)成。
圖22的時(shí)間圖示出了示于圖21的本發(fā)明的第3實(shí)施例的模擬FIFO存儲(chǔ)器的動(dòng)作。
圖23示出的是本發(fā)明的第4實(shí)施例的模擬FIFO存儲(chǔ)器的構(gòu)成。
圖24(a)示出的是本發(fā)明的第5實(shí)施例的模擬FIFO存儲(chǔ)器的存儲(chǔ)器總線電路的構(gòu)成，(b)是示于(a)的存儲(chǔ)器總線電路中一個(gè)存儲(chǔ)器單元的開(kāi)關(guān)已變成導(dǎo)通狀態(tài)時(shí)的等效電路。
圖25用于說(shuō)明本發(fā)明的第6實(shí)施例，(a)示出的是現(xiàn)有的晶體管的版圖，(b)示出的是本實(shí)施例的晶體管的版圖，(c)示出的典型圖是寄生于用作存儲(chǔ)單元的開(kāi)關(guān)的晶體管上的漏極-源極間電容。
圖26(a)示出的是NTSC彩色TV信號(hào)的頻譜，(b)示出的是Y/C分離濾波器的頻率特性。
圖27(a)是用于對(duì)NTSC彩色TV信號(hào)進(jìn)行Y/C分離的電路的示意性構(gòu)成，(b)是已外加上CCD電路的TV信號(hào)LSI的示意性構(gòu)成，(c)是單元TV信號(hào)LSI的示意性構(gòu)成。
圖28(a)示出的是現(xiàn)有的模擬FIFO存儲(chǔ)器的基本構(gòu)成，(b)是驅(qū)動(dòng)示于(a)的模擬FIFO存儲(chǔ)器的時(shí)鐘信號(hào)的時(shí)間圖。
圖29示出的是現(xiàn)有的模擬FIFO存儲(chǔ)器的動(dòng)作的示意圖。
圖30示出的是本發(fā)明的復(fù)位動(dòng)作的效果，(a)是不進(jìn)行復(fù)位動(dòng)作時(shí)的模擬FIFO存儲(chǔ)器的頻率特性，(b)是已進(jìn)行了本發(fā)明的復(fù)位動(dòng)作時(shí)的模擬FIFO存儲(chǔ)器的頻率特性。
第1實(shí)施例圖1示出了本發(fā)明的第1實(shí)施例的模擬FIFO存儲(chǔ)器，(a)是構(gòu)成的示意圖，(b)是動(dòng)作的示意圖。
本實(shí)施例的模擬FIFO存儲(chǔ)器，如圖1(a)所示，由具有已連接上存儲(chǔ)模擬信號(hào)的存儲(chǔ)單元的存儲(chǔ)器總線電路1、介以存儲(chǔ)器總線把模擬信號(hào)寫(xiě)入存儲(chǔ)單元中去的寫(xiě)入電路2、以及介以存儲(chǔ)器總線從存儲(chǔ)單元中讀出模擬信號(hào)的讀出電路3構(gòu)成。
本實(shí)施例的模擬FIFO存儲(chǔ)器中，特征是在讀出動(dòng)作之前，進(jìn)行去掉已貯存于存儲(chǔ)器總線的寄生電容上的電荷的復(fù)位動(dòng)作。即如圖1(b)所示，本實(shí)施例的模擬FIFO存儲(chǔ)器的動(dòng)作，基本上可以分為復(fù)位、讀出和寫(xiě)入這三個(gè)動(dòng)作。首先借助于復(fù)位動(dòng)作使存儲(chǔ)器總線復(fù)位，其次用讀出動(dòng)作，從已連接到已復(fù)位后的存儲(chǔ)器總線上的存儲(chǔ)單元(地址為m)中讀出模擬信號(hào)。這時(shí)，貯存于已讀出了模擬信號(hào)的存儲(chǔ)單元中的電荷將變?yōu)?，所以，接著用寫(xiě)入動(dòng)作向該存儲(chǔ)單元中寫(xiě)入輸入信號(hào)。
在現(xiàn)有的模擬FIFO存儲(chǔ)器中，由于存儲(chǔ)器總線的寄生電容的存在，故存在從模擬FIFO存儲(chǔ)器中讀出來(lái)的模擬信號(hào)受在其最鄰近的前邊寫(xiě)入到模擬FIFO存儲(chǔ)器中去的模擬信號(hào)的影響的問(wèn)題。因此，為了排除在上一次所寫(xiě)入的模擬信號(hào)的影響，在模擬信號(hào)的讀出動(dòng)作之前要進(jìn)行使存儲(chǔ)器總線復(fù)位的動(dòng)作。
圖2的電路圖示出了存儲(chǔ)器總線電路1的構(gòu)成的一例。在圖2中，10是存儲(chǔ)模擬信號(hào)的存儲(chǔ)單元；13是由第1和第2總線布線13A和13B構(gòu)成的存儲(chǔ)器總線；15是控制寫(xiě)入電路2與存儲(chǔ)器總線13之間的連接狀態(tài)的輸入裝置；16是控制讀出電路3與存儲(chǔ)器總線13之間的連接狀態(tài)的輸出裝置。存儲(chǔ)單元10具有已串接于第1和第2總線布線13A、13B之間的，以電荷的形式貯存模擬信號(hào)的電容元件11和開(kāi)關(guān)12；開(kāi)關(guān)12用根據(jù)存儲(chǔ)單元開(kāi)關(guān)驅(qū)動(dòng)信號(hào)S1和存儲(chǔ)單元選擇信號(hào)SL進(jìn)行動(dòng)作的開(kāi)關(guān)控制裝置12C切換控制導(dǎo)通截止。輸入裝置15具有開(kāi)關(guān)15A、15B；開(kāi)關(guān)15A、15B用根據(jù)輸入開(kāi)關(guān)驅(qū)動(dòng)信號(hào)S2和存儲(chǔ)單元選擇信號(hào)SL進(jìn)行動(dòng)作的開(kāi)關(guān)控制裝置15C切換控制導(dǎo)通截止。輸出裝置16具有開(kāi)關(guān)16A、16B；開(kāi)關(guān)16A、16B用根據(jù)輸出開(kāi)關(guān)驅(qū)動(dòng)信號(hào)S3和存儲(chǔ)單元選擇信號(hào)SL進(jìn)行動(dòng)作的開(kāi)關(guān)控制裝置16C切換控制導(dǎo)通截止。
所謂存儲(chǔ)器總線的復(fù)位，若以示于圖2的那種存儲(chǔ)器總線電路1為例，則指的是使第1和第2總線布線13A、13B的電位為同一電位或恒定的電位差的動(dòng)作。這樣一來(lái)，貯存于存儲(chǔ)器總線13的寄生電容上的電荷將變0或恒定，使得在模擬信號(hào)的讀出動(dòng)作中，不受上一次所寫(xiě)入的模擬信號(hào)的影響。
圖3(a)示出的是寫(xiě)入電路2的構(gòu)成的一例，圖3(b)示出的是讀出電路3的構(gòu)成的一例。如圖3(a)所示，寫(xiě)入電路2由帶開(kāi)關(guān)的電容器采樣保持電路(SCSH電路)20和運(yùn)放25構(gòu)成；SCSH電路20由以電荷的形式一度存放輸入信號(hào)的電容元件21及開(kāi)關(guān)22a、22b、22c、22d構(gòu)成。開(kāi)關(guān)22a、22c由第1寫(xiě)入開(kāi)關(guān)驅(qū)動(dòng)信號(hào)S4切換控制導(dǎo)通截止，而開(kāi)關(guān)22b、22d則由第2寫(xiě)入開(kāi)關(guān)驅(qū)動(dòng)信號(hào)S5切換控制導(dǎo)通截止。另外，如圖3(b)所示，讀出電路3由以電荷的形式一度存放輸出信號(hào)的電容元件31、開(kāi)關(guān)32和運(yùn)放33構(gòu)成。開(kāi)關(guān)32由讀出開(kāi)關(guān)驅(qū)動(dòng)信號(hào)S6切換控制導(dǎo)通截止。
用圖4～圖6對(duì)本實(shí)施例的模擬FIFO存儲(chǔ)器的復(fù)位動(dòng)作、讀出動(dòng)作和寫(xiě)入動(dòng)作進(jìn)行說(shuō)明。
圖4～圖6示出的是在圖1(a)的示意性構(gòu)成中應(yīng)用了圖2和圖3的電路構(gòu)成時(shí)的本實(shí)施例的模擬FIFO存儲(chǔ)器的構(gòu)成。圖4、圖5和圖6分別示出了復(fù)位動(dòng)作時(shí)的狀態(tài)，讀出動(dòng)作時(shí)的狀態(tài)和寫(xiě)入動(dòng)作時(shí)的狀態(tài)。另外，61既是存儲(chǔ)器總線13的寄生電容，又是第1和第2總線布線13A、13B之間的布線間電容。在圖4～圖6中，為了簡(jiǎn)化說(shuō)明，存儲(chǔ)器單元10只畫(huà)出了一個(gè)，而與開(kāi)關(guān)的控制有關(guān)的控制裝置和信號(hào)皆已省去。
在本實(shí)施例的復(fù)位動(dòng)作中，先把第1總線布線13A和第2總線布線13B變成規(guī)定的電位(例如模擬地電位)，再使讀出電路3中與運(yùn)放33并聯(lián)連接的電容元件31的電荷量變成0。由于第1和第2總線布線13A、13B將因這樣的復(fù)位動(dòng)作而變成同一電位，故已貯存于第1和第2總線布線13A、13B的布線間電容61上的電荷量將變成0。此外，由于在讀出動(dòng)作開(kāi)始時(shí)和寫(xiě)入動(dòng)作開(kāi)始時(shí)第1和第2總線布線13A、13B的電位將變?yōu)橄嗟?，故可以不受?和第2總線布線13A、13B間的布線間電容61的影響地從存儲(chǔ)單元10中進(jìn)行電荷的讀出。
在本實(shí)施例的復(fù)位動(dòng)作中利用讀出電路3。即如圖4所示，在復(fù)位動(dòng)作中，在使存儲(chǔ)器總線電路1的輸入裝置15的開(kāi)關(guān)15A、15B變成截止?fàn)顟B(tài)的同時(shí)，使輸出裝置16的開(kāi)關(guān)16A、16B變成導(dǎo)通狀態(tài)，此外，使已連到存儲(chǔ)器總線13上的所有的存儲(chǔ)單元10的開(kāi)關(guān)12都變成截止?fàn)顟B(tài)。還使讀出電路3的開(kāi)關(guān)32變成導(dǎo)通狀態(tài)。這時(shí)，讀出電路3的運(yùn)放33的反相和同時(shí)輸入端子33a、33b將變成同一電位，因此，介以輸出裝置16已分別連到讀出電路3的運(yùn)放33的反相和同相輸入端子33a、33b上的，存儲(chǔ)器總線電路1的第1和第2總線布線13A、13B將變成同一電位。因而，已貯存于布線間電容61上的電荷被放電，布線間電容61的電荷量變?yōu)?。這樣一來(lái)，本實(shí)施例的模擬FIFO存儲(chǔ)器中的復(fù)位動(dòng)作就結(jié)束了。
其次，在復(fù)位動(dòng)作之后接著進(jìn)行讀出動(dòng)作。如圖5所示，在讀出動(dòng)作中，先把讀出電路3的開(kāi)關(guān)32變成截止?fàn)顟B(tài)以解除運(yùn)放33的復(fù)位狀態(tài)。之后，使存儲(chǔ)單元10的開(kāi)關(guān)12變成導(dǎo)通狀態(tài)，使貯存于存儲(chǔ)單元10的電容元件11上的電荷轉(zhuǎn)移到讀出電路3的電容元件31上去。當(dāng)電荷的轉(zhuǎn)移完畢后，存儲(chǔ)器總線電路1的第1和第2總線布線13A、13B再次變成同一電位，這樣讀出動(dòng)作就結(jié)束了。
此外，在復(fù)位動(dòng)作和讀出動(dòng)作中，在寫(xiě)入電路2的SCSH電路20中，使開(kāi)關(guān)22a、22c變成導(dǎo)通狀態(tài)的同時(shí)，使開(kāi)關(guān)22b、22d變?yōu)榻刂範(fàn)顟B(tài)。這樣一來(lái)，輸入模擬信號(hào)就以電荷的形式存放于SCSH電路20的電容元件21中。
其次在讀出動(dòng)作之后接著進(jìn)行寫(xiě)入動(dòng)作。如圖6所示，在寫(xiě)入動(dòng)作中，使存儲(chǔ)器總線電路1的輸入裝置15的開(kāi)關(guān)15A、15B變成導(dǎo)通狀態(tài)的同時(shí)，使輸出裝置16的開(kāi)關(guān)16A、16B變成截止?fàn)顟B(tài)。另一方面，在寫(xiě)入電路2的SCSH電路20中，使開(kāi)關(guān)22b、22d變成導(dǎo)通狀態(tài)的同時(shí)，使開(kāi)關(guān)22a、22c變成截止?fàn)顟B(tài)。這時(shí)，利用寫(xiě)入電路2的運(yùn)放25把存貯于SCSH電路20的電容元件21中的電荷轉(zhuǎn)移到存儲(chǔ)單元10的電容元件11中去。
第1實(shí)施例的變形例圖7是取代圖3(b)中所示的通常的模擬FIFO存儲(chǔ)器的讀出電路3而采用的本變形例的讀出電路3A的構(gòu)成圖。在示于圖7的本變形例的讀出電路3A中，不用通常的模擬FIFO存儲(chǔ)器的讀出電路3的開(kāi)關(guān)32，而代之以設(shè)有第1和第2開(kāi)關(guān)32A、32B，用來(lái)切換控制是否把運(yùn)放33的反相輸入端子33a和輸出端子33c連往模擬地電源。第1和第2開(kāi)關(guān)32A、32B都受讀出開(kāi)關(guān)驅(qū)動(dòng)信號(hào)S6控制。
在示于圖3(b)的讀出電路3中，開(kāi)關(guān)32的作用是使運(yùn)放33的反相輸入端子33a與輸出端子33c短路，使反相輸入端子33a和輸出端子33c的電位變成模擬地電位以使電容元件31的電荷量變成0。然而，當(dāng)使反相輸入端子33a和輸出端子33c短路時(shí)，讀出電路3有可能變?yōu)椴环€(wěn)定而產(chǎn)生振蕩。
在已用示于圖3(b)的那樣的電容元件31加上了反饋的運(yùn)放33中，在電容元件31的反相輸入端子33a一側(cè)的電荷已被固定時(shí)，由于電容元件31的電荷變得不能運(yùn)動(dòng)，故運(yùn)放33的狀態(tài)也將穩(wěn)定。這表明運(yùn)放33的狀態(tài)無(wú)條件地變?yōu)榉€(wěn)定。換句話說(shuō)，在像SCSH電路20那樣，把電荷轉(zhuǎn)移到并聯(lián)連接于運(yùn)放25的反相輸入端子25a和輸出端子25c之間的電容中去的電路中，在電荷轉(zhuǎn)移完畢時(shí)，電路肯定會(huì)變成穩(wěn)定狀態(tài)，不會(huì)變成振蕩狀態(tài)。
就是說(shuō)，示于圖3(b)的那樣的讀出電路3有變成不穩(wěn)定狀態(tài)，即陷入振蕩狀態(tài)的可能性的時(shí)候是在開(kāi)關(guān)32已變成了導(dǎo)通狀態(tài)的時(shí)候。
于是，在示于圖7的本變形例的讀出電路3A中，使運(yùn)放33的反相輸入端子33a與輸出端子33c短路時(shí)，采用使反相輸入端子33a和輸出端子33c一起直接連接到模擬地電源上去的辦法，使其電位強(qiáng)制性地變成模擬地電位，這是本讀出電路3A的特征。
就是說(shuō)在圖7所示的讀出電路3A中，使運(yùn)放33的反相輸入端子33a與輸出端子33c短路的時(shí)候，采用使第1和第2開(kāi)關(guān)32A、32B一起變成導(dǎo)通狀態(tài)，使反相輸入端子33a和輸出端子33c的電位一起變成模擬地電位的辦法，使電路復(fù)位。在采用這種方式，使運(yùn)放33的反相輸入端子33a與輸出端子33c短路的時(shí)候，其電位被模擬地電源強(qiáng)制性地固定于模擬地電位上。因此，不論在什么樣的狀態(tài)下也可以實(shí)現(xiàn)沒(méi)有產(chǎn)生振蕩的危險(xiǎn)性的穩(wěn)定了的讀出電路3A。
另外，本發(fā)明的第1實(shí)施例也可以容易地適用于具備有具有多個(gè)存儲(chǔ)單元10的多個(gè)存儲(chǔ)器總線電路1的模擬FIFO存儲(chǔ)器中去。
圖8示出的是已把模擬FIFO存儲(chǔ)器作成為多個(gè)存儲(chǔ)器總線構(gòu)成時(shí)的電路構(gòu)成的一個(gè)例子，示出了在寫(xiě)入電路2與讀出電路3之間多個(gè)存儲(chǔ)器總線電路1并聯(lián)地構(gòu)成的電路。在圖8中，示出了與寫(xiě)入電路2之間的連接端子4a、4b和與讀出電路3之間的連接端子5a、5b，而寫(xiě)入電路2和讀出電路3略去未畫(huà)出來(lái)。
在圖8中，41是輸出存儲(chǔ)單元選擇信號(hào)SL的地址產(chǎn)生電路。存儲(chǔ)單元選擇信號(hào)SL分為行地址選擇信號(hào)SR1～SR3和列地址選擇SC1～SC3這兩種。在這里，由于各信號(hào)都定為是低有效，故輸入裝置15的開(kāi)關(guān)裝置15c可以用OR門(mén)電路15d來(lái)實(shí)現(xiàn)，同時(shí)輸出裝置16的開(kāi)關(guān)裝置16c可用OR門(mén)電路16d實(shí)現(xiàn)。即，在輸入裝置15中，行地址選擇信號(hào)SR1～SR3和輸入開(kāi)關(guān)驅(qū)動(dòng)信號(hào)S2都為“L”時(shí)，開(kāi)關(guān)15A，15B才變成導(dǎo)通狀態(tài)，而在輸入裝置16中，在行地址選擇信號(hào)SR1～SR3與輸出開(kāi)關(guān)驅(qū)動(dòng)信號(hào)S3都為“L”時(shí)，開(kāi)關(guān)16A、16B才變成導(dǎo)通狀態(tài)。換句話說(shuō)，只有被行地址選擇信號(hào)SR1～SR3選中了的存儲(chǔ)器總線電路1才能夠使輸入裝置15的開(kāi)關(guān)15A、15B和輸出16的開(kāi)關(guān)16A、16B變成導(dǎo)通狀態(tài)。
其次，對(duì)存儲(chǔ)單元10的開(kāi)關(guān)12的驅(qū)動(dòng)方法進(jìn)行說(shuō)明。存儲(chǔ)單元10的開(kāi)關(guān)12，用由OR門(mén)電路12d、12e所生成的行地址選擇信號(hào)SR1～SR3之中的一個(gè)與列地址選擇信號(hào)SC1～SC3之中的一個(gè)與存儲(chǔ)單元開(kāi)關(guān)驅(qū)動(dòng)信號(hào)S1的邏輯和信號(hào)進(jìn)行驅(qū)動(dòng)。因此，只有被行地址選擇信號(hào)和列地址選擇信號(hào)所選中的存儲(chǔ)單元10才可以使存儲(chǔ)單元開(kāi)關(guān)驅(qū)動(dòng)信號(hào)S1傳達(dá)到開(kāi)關(guān)12上去。例如在圖8中，在行地址選擇信號(hào)SR2與列地址選擇信號(hào)SC2已變?yōu)椤癓”的時(shí)候，只有存儲(chǔ)單元10X才能夠使存儲(chǔ)單元開(kāi)關(guān)驅(qū)動(dòng)信號(hào)S1傳往開(kāi)關(guān)12。就是說(shuō)，由于用行地址選擇信號(hào)和列地址選擇信號(hào)可以自由地選擇存儲(chǔ)器總線電路1和存儲(chǔ)單元10，故對(duì)于任意的存儲(chǔ)單元10都可進(jìn)行模擬信號(hào)的寫(xiě)入讀出。
圖9用于說(shuō)明模擬FIFO存儲(chǔ)器的具體的尋址方法。在圖9中示出了已具備m行n列的存儲(chǔ)單元的模擬FIFO存儲(chǔ)器。在圖9中，42a是m進(jìn)制計(jì)數(shù)器而且是指定存儲(chǔ)器地址的高位位(bit)的高位計(jì)數(shù)器，42b是n進(jìn)制計(jì)數(shù)器而且是指定存儲(chǔ)器地址的低位位的低位計(jì)數(shù)器，高位計(jì)數(shù)器42a和低位計(jì)數(shù)器42b構(gòu)成了地址信號(hào)產(chǎn)生電路。低位計(jì)數(shù)器42b根據(jù)由外部提供的時(shí)鐘進(jìn)行步進(jìn)計(jì)數(shù)動(dòng)作。另外，43是低位計(jì)數(shù)器42b的進(jìn)位信號(hào)，高位計(jì)數(shù)器42a根據(jù)這一進(jìn)位信號(hào)43進(jìn)行步進(jìn)動(dòng)作。
就是說(shuō)，存儲(chǔ)器地址借助于低位計(jì)數(shù)器42b的步進(jìn)動(dòng)作依次變?yōu)?1，1)、(1，2)，(1，3)、一直進(jìn)行到(1，n)時(shí)，由于從低位計(jì)數(shù)器42b輸出進(jìn)位信號(hào)43，故高位計(jì)數(shù)器42b進(jìn)行步進(jìn)動(dòng)作，以此把(2，1)指定為存儲(chǔ)器地址。同樣地進(jìn)行處理直到把(m，n)指定為存儲(chǔ)器地址之后，再次回到(1，1)。因此，已寫(xiě)入各存儲(chǔ)單元中的模擬信號(hào)，若設(shè)供往低位計(jì)數(shù)器42b的時(shí)鐘周期為T(mén)，則結(jié)果變成為在(m*n*T)之后，進(jìn)行讀出。
本實(shí)施例中的存儲(chǔ)單元地址切換的定時(shí)，如圖1所示，是在已把信號(hào)寫(xiě)入到存儲(chǔ)單元中去之后。就是說(shuō)，在把已輸入的模擬信號(hào)寫(xiě)入到存儲(chǔ)單元中去之后才進(jìn)行下一個(gè)存儲(chǔ)單元的存取，在復(fù)位動(dòng)作之后才讀出模擬信號(hào)。在這時(shí)的存儲(chǔ)單元中，如上述所說(shuō)明的那樣，存放著在(m*n*T)之前已寫(xiě)入的模擬信號(hào)。因此，借助于圖9所示的那種尋址方法，結(jié)果就變成為作為延遲時(shí)間的(m*n*T)的模擬FIFO存儲(chǔ)器進(jìn)行動(dòng)作。
第2實(shí)施例圖10示出的是本發(fā)明的第2實(shí)施例的模擬FIFO存儲(chǔ)器的構(gòu)成的示意圖。如圖10所示，本發(fā)明的第2實(shí)施例的模擬FIFO存儲(chǔ)器具備有由同一結(jié)構(gòu)構(gòu)成的第1和第2存儲(chǔ)器部分101a、101b；第1和第2存儲(chǔ)器部分101a、101b每一個(gè)都由具有已與存儲(chǔ)模擬信號(hào)的存儲(chǔ)單元相連的存儲(chǔ)器總線的存儲(chǔ)器總線電路1，介以存儲(chǔ)器總線向存儲(chǔ)單元中寫(xiě)入模擬信號(hào)的寫(xiě)入電路2和介以存儲(chǔ)器總線從存儲(chǔ)單元中讀出模擬信號(hào)的讀出電路3構(gòu)成。
此外，5是對(duì)從第1和第2存儲(chǔ)器部分101a、101b中輸出出來(lái)的模擬信號(hào)進(jìn)行采樣保持的采樣保持電路；51是以電荷的形式貯存從第1和第2存儲(chǔ)器部分中輸出出來(lái)的模擬信號(hào)的電容元件；52a是切換控制第1存儲(chǔ)器部分101a與電容元件51之間的連接/非連接的開(kāi)關(guān)；52b是切換控制第2存儲(chǔ)器部分101b與電容元件51之間的連接/非連接的開(kāi)關(guān)；53是緩沖放大器。開(kāi)關(guān)52a受第1采樣保持開(kāi)關(guān)驅(qū)動(dòng)信號(hào)S7控制而開(kāi)關(guān)52b則受第2采樣保持開(kāi)關(guān)驅(qū)動(dòng)信號(hào)S8控制。
圖11是示于圖10的本實(shí)施例的模擬FIFO存儲(chǔ)器的動(dòng)作的示意圖。如圖11所示，在本實(shí)施例的模擬FIFO存儲(chǔ)器中，第1和第2存儲(chǔ)器部分101a、101b都和第1實(shí)施例一樣，反復(fù)進(jìn)行復(fù)位動(dòng)作、讀出動(dòng)作和寫(xiě)入動(dòng)作。此外，第1和第2存儲(chǔ)器部分101a、101b并行地進(jìn)行動(dòng)作，并與時(shí)鐘信號(hào)同步，在一方進(jìn)行寫(xiě)入動(dòng)作的期間，另一方進(jìn)行復(fù)位動(dòng)作和讀出動(dòng)作。其結(jié)果是每一個(gè)時(shí)鐘周期都可進(jìn)行模擬信號(hào)的輸入輸出。
如圖10和圖11所示，在本實(shí)施例中，把模擬FIFO存儲(chǔ)器分成由同一結(jié)構(gòu)構(gòu)成的2個(gè)存儲(chǔ)器部分101a、101b，使之分別進(jìn)行并行動(dòng)作。這種并行結(jié)構(gòu)，在比如說(shuō)用于TV信號(hào)的延遲用的情況下是極其有效的?，F(xiàn)對(duì)此進(jìn)行說(shuō)明。
圖29是現(xiàn)有的模擬FIFO存儲(chǔ)器的動(dòng)作的示意圖。如圖29所示，在現(xiàn)有的模擬FIFO存儲(chǔ)器中，每一個(gè)時(shí)鐘周期都進(jìn)行模擬信號(hào)的讀出動(dòng)作和寫(xiě)入動(dòng)作。就是說(shuō)，可以分配給讀出動(dòng)作或?qū)懭雱?dòng)作的時(shí)間變成為時(shí)鐘周期的一半。通常，在用模擬FIFO存儲(chǔ)器延遲NTSC彩色信號(hào)的情況下，時(shí)鐘周期為70ns。因此，可以分配給讀出動(dòng)作或?qū)懭雱?dòng)作的時(shí)間變成為約35ns。要在這一時(shí)間內(nèi)進(jìn)行模擬信號(hào)的讀出或?qū)懭氲脑?，就?duì)模擬FIFO存儲(chǔ)器要求非常高速的動(dòng)作。在這一時(shí)間內(nèi)再進(jìn)行復(fù)位動(dòng)作之類(lèi)的讀出或?qū)懭胍酝獾膭?dòng)作，事實(shí)上是不可能的。
在本實(shí)施例的模擬FIFO存儲(chǔ)器中，由于2個(gè)存儲(chǔ)器部分101a、101b并行構(gòu)成且并行地執(zhí)行讀出動(dòng)作和寫(xiě)入動(dòng)作，故與現(xiàn)有技術(shù)相比可以把2倍的時(shí)間分配給讀出動(dòng)作或?qū)懭雱?dòng)作，可以在讀出動(dòng)作之前形成一個(gè)可以執(zhí)行復(fù)位動(dòng)作的時(shí)間的寬余度。因此，即使應(yīng)用于比如說(shuō)TV信號(hào)的延遲應(yīng)用中，也可以在讀出動(dòng)作之前執(zhí)行復(fù)位動(dòng)作。
用圖12～圖17詳細(xì)地對(duì)本實(shí)施例的模擬FIFO存儲(chǔ)器的具體的動(dòng)作進(jìn)行說(shuō)明。
圖12示出的是在圖10的示意性構(gòu)成中應(yīng)用了圖2和圖3的電路構(gòu)成時(shí)的本實(shí)施例的模擬FIFO存儲(chǔ)器的構(gòu)成。此外，在圖12中還一并示出了控制各開(kāi)關(guān)的控制信號(hào)。另外，為了簡(jiǎn)化說(shuō)明，第1和第2存儲(chǔ)器部分101a、101b將存儲(chǔ)單元10都僅僅畫(huà)出了一個(gè)。
如圖12所示，控制信號(hào)M1R1，在第1存儲(chǔ)器部分101a中，作為寫(xiě)入電路2的第1寫(xiě)入開(kāi)關(guān)驅(qū)動(dòng)信號(hào)S4和存儲(chǔ)單元電路1的輸出開(kāi)關(guān)驅(qū)動(dòng)信號(hào)S3而供給，而在第2存儲(chǔ)分101b中則作為寫(xiě)入電路2的第2寫(xiě)入開(kāi)關(guān)驅(qū)動(dòng)信號(hào)S5及存儲(chǔ)單元電路1的輸入開(kāi)關(guān)驅(qū)動(dòng)信號(hào)S2而供給。即，用控制信號(hào)M1R1，在第1存儲(chǔ)器部分101a中，控制寫(xiě)入電路2的開(kāi)關(guān)22a、22c和存儲(chǔ)單元電路1的開(kāi)關(guān)16A、16B，而在第2存儲(chǔ)器部分101b中，則控制寫(xiě)入電路2的開(kāi)關(guān)22b、22d和存儲(chǔ)單元電路1的開(kāi)關(guān)15A、15B。
另一方面，控制信號(hào)M2R1，在第1存儲(chǔ)器部分101a中，作為寫(xiě)入電路2的第2寫(xiě)入開(kāi)關(guān)驅(qū)動(dòng)信號(hào)S5及存儲(chǔ)單元電路1的輸入開(kāi)關(guān)驅(qū)動(dòng)信號(hào)S2而提供，而在第2存儲(chǔ)器部分101b中，則作為寫(xiě)入電路2的第1寫(xiě)入開(kāi)關(guān)驅(qū)動(dòng)信號(hào)S4及存儲(chǔ)單元電路1的輸出開(kāi)關(guān)驅(qū)動(dòng)信號(hào)S3而提供。即用控制信號(hào)M2R1，在第1存儲(chǔ)器部分101a中控制寫(xiě)入電路2的開(kāi)關(guān)22b、22d及存儲(chǔ)單元電路1的開(kāi)關(guān)15A、15B，而在第2存儲(chǔ)器部分101b中則控制寫(xiě)入電路2的開(kāi)關(guān)22a、22c及存儲(chǔ)單元電路1的開(kāi)關(guān)16A、16B。
控制信號(hào)M1R2還被提供來(lái)作為第1存儲(chǔ)器部分101a的讀出電路3的讀出開(kāi)關(guān)驅(qū)動(dòng)信號(hào)S6和采樣保持電路5的第2采樣保持開(kāi)關(guān)驅(qū)動(dòng)信號(hào)S8。即，用控制信號(hào)M1R2控制第1存儲(chǔ)器部分101a的讀出電路3的開(kāi)關(guān)32及采樣保持電路5的開(kāi)關(guān)52b。
另一方面，控制信號(hào)M2R2被供給來(lái)作為第2存儲(chǔ)器部分101b的讀出電路3的讀出開(kāi)關(guān)驅(qū)動(dòng)信號(hào)S6及采樣保持電路5的第1采樣保持開(kāi)關(guān)驅(qū)動(dòng)信號(hào)S7。即，用控制信號(hào)M2R2控制第2存儲(chǔ)器部分101a的讀出電路3的開(kāi)關(guān)32及采樣保持電路5的開(kāi)關(guān)52a。
另外，控制信號(hào)M1R3被供給來(lái)作為第1存儲(chǔ)器部分101a的存儲(chǔ)器總線電路1的存儲(chǔ)單元開(kāi)關(guān)驅(qū)動(dòng)信號(hào)S1，并與控制信號(hào)M2R1一起輸入OR門(mén)電路12f。第1存儲(chǔ)器部分101a的存儲(chǔ)單元10的開(kāi)關(guān)12受控制信號(hào)M1R3，M2R1的邏輯和信號(hào)控制。另一方面，控制信號(hào)M2R3被供給來(lái)作為第2存儲(chǔ)器部分101b的存儲(chǔ)單元電路1的存儲(chǔ)單元開(kāi)關(guān)驅(qū)動(dòng)信號(hào)S1，并與控制信號(hào)M1R1一起輸入OR門(mén)電路12f。第2存儲(chǔ)器部分101b的存儲(chǔ)單元10的開(kāi)關(guān)12，受控制信號(hào)M2R3、M1R1的邏輯和信號(hào)控制。
圖13示出的是控制示于圖12的模擬FIFO存儲(chǔ)器的各控制信號(hào)的時(shí)間變化。在圖13中，控制信號(hào)規(guī)定的全部是低有效信號(hào)。M1Address是第1存儲(chǔ)器部分101a的存儲(chǔ)單元地址，M2Address是第2存儲(chǔ)器部分101b的存儲(chǔ)單元地址。
如圖13所示，示于圖12的模擬FIFO存儲(chǔ)器的動(dòng)作，根據(jù)各控制信號(hào)的時(shí)間變化，可以分為4個(gè)模式MODE1～MODE4。圖14～圖17示出了圖12所示的模擬FIFO存儲(chǔ)器的各個(gè)模式MODE1～MODE4的狀態(tài)。用圖14～圖17說(shuō)明圖12所示的模擬FIFO存儲(chǔ)器的各個(gè)模式中的動(dòng)作。
MODE1首先在MODE1中，第1存儲(chǔ)器部分101a進(jìn)行用于讀出動(dòng)作的存儲(chǔ)器總線13的復(fù)位動(dòng)作和模擬信號(hào)的采樣動(dòng)作以進(jìn)行讀出動(dòng)作，另一方面，第2存儲(chǔ)器部分101b則進(jìn)行寫(xiě)入動(dòng)作。
在存儲(chǔ)器總線13的復(fù)位動(dòng)作中利用讀出電路3。就是說(shuō)如圖14所示，在第1存儲(chǔ)器部分101a中，使讀出電路3的開(kāi)關(guān)32變成導(dǎo)通狀態(tài)的同時(shí)，使輸出裝置16的開(kāi)關(guān)16A、16B變成導(dǎo)通狀態(tài)。這樣一來(lái)，第1總線布線13A和第2總線布線13B就同時(shí)變成模擬地電位，貯存于電容元件31中的電荷也變?yōu)?。這時(shí)，存儲(chǔ)單元10的開(kāi)關(guān)12變成了截止?fàn)顟B(tài)使得電容元件11不能復(fù)位。另外，與此同時(shí)，SCSH電路20的開(kāi)關(guān)22a、22c變成導(dǎo)通狀態(tài)，以使輸入模擬信號(hào)被采樣到電容元件21上。
另一方面，在第2存儲(chǔ)器部分101b中，SCSH電路20的開(kāi)關(guān)22b、22d變成導(dǎo)通狀態(tài)，而且輸入裝置15的開(kāi)關(guān)15A、15B都變成導(dǎo)通狀態(tài)，所以電容元件21的電荷介以存儲(chǔ)器總線13轉(zhuǎn)移到存儲(chǔ)單元10的電容元件11。即進(jìn)行寫(xiě)入動(dòng)作。在這時(shí)，采用使采樣保持電路5的開(kāi)關(guān)52b變成導(dǎo)通狀態(tài)的辦法，把讀出電路3的輸出模擬信號(hào)采樣到采樣保持電路5的電容元件51上。
MODE2其次在MODE2中，第1存儲(chǔ)器部分101a進(jìn)行讀出動(dòng)作。即如圖15所示，在第1存儲(chǔ)器部分101a中，讀出電路3的開(kāi)關(guān)32變?yōu)榻刂範(fàn)顟B(tài)的同時(shí)，存儲(chǔ)單元10的開(kāi)關(guān)12變成導(dǎo)通狀態(tài)，這樣一來(lái)，存儲(chǔ)單元10的電容元件11的電荷就介以存儲(chǔ)器總線13送往讀出電路3的電容元件31。
另一方面，第2存儲(chǔ)器部分101b雖然繼續(xù)進(jìn)行寫(xiě)入動(dòng)作，但采樣保持電路5因開(kāi)關(guān)52b變?yōu)閷?dǎo)通狀態(tài)而變成保持狀態(tài)。
MODE3在MODE3中，與MODE1相反，第1存儲(chǔ)器部分101a進(jìn)行寫(xiě)入動(dòng)作，而第2存儲(chǔ)器部分101b則進(jìn)行為了讀出動(dòng)作的存儲(chǔ)器總線13的復(fù)位動(dòng)作和輸入模擬信號(hào)的采樣。
即如圖16所示，在第1存儲(chǔ)器部分101a中，由于SCSH電路20的開(kāi)關(guān)22b、22d變成導(dǎo)通狀態(tài)的同時(shí)，輸入裝置15的開(kāi)關(guān)15A、15B變成導(dǎo)通狀態(tài)，故寫(xiě)入電路2的電容元件21的電荷介以存儲(chǔ)器總線13被轉(zhuǎn)移到存儲(chǔ)單元10的電容元件11。而在這時(shí)，采用使采樣保持電路5的開(kāi)關(guān)52a變?yōu)閷?dǎo)通狀態(tài)的方法，讀出電路3的輸出模擬信號(hào)就被采樣到采樣保持電路的電容元件51中。
另一方面，在第2存儲(chǔ)器部分101b中，采樣使讀出電路3的開(kāi)關(guān)32變成導(dǎo)通狀態(tài)，同時(shí)使輸出裝置16的開(kāi)關(guān)16A、16B變成導(dǎo)通狀態(tài)的辦法，存儲(chǔ)器總線13和讀出電路3的電容元件32被復(fù)位。與此同時(shí)，由于SCSH電路20的開(kāi)關(guān)22a、22c變成導(dǎo)通狀態(tài)，故輸入模擬信號(hào)被采樣到寫(xiě)入電路2的電容元件21中。
MODE4最后，在MODE4中，與MODE2相反，第2存儲(chǔ)器部分101b進(jìn)行讀出動(dòng)作。即如圖17所示，在第2存儲(chǔ)器部分101b中，采用使讀出電路3的開(kāi)關(guān)32變?yōu)榻刂範(fàn)顟B(tài)的同時(shí)，使存儲(chǔ)單元10的開(kāi)關(guān)12變?yōu)閷?dǎo)通狀態(tài)的辦法，使已貯存于存儲(chǔ)單元10的電容元件11的電荷介以存儲(chǔ)器總線13轉(zhuǎn)移到讀出電路3的電容元件31。另一方面，雖然第1存儲(chǔ)器部分仍繼續(xù)進(jìn)行寫(xiě)入動(dòng)作，但采樣保持電路5卻因開(kāi)關(guān)52a變?yōu)榻刂範(fàn)顟B(tài)而變成保持狀態(tài)。
采用反復(fù)進(jìn)行這種各模式MODE1～MODE4中的動(dòng)作的辦法，就可以實(shí)現(xiàn)圖11所示的那種本實(shí)施例的模擬FIFO存儲(chǔ)器的動(dòng)作。
另外，在并行動(dòng)作的第1和第2存儲(chǔ)器部分101a、101b之內(nèi)，也可用各控制信號(hào)進(jìn)行控制，使得一方進(jìn)行讀出動(dòng)作的期間，另一方進(jìn)行寫(xiě)入動(dòng)作和復(fù)位動(dòng)作。
還可以設(shè)置3個(gè)以上的分別具有存儲(chǔ)器總線電路1的存儲(chǔ)器部分并使之并行動(dòng)作。在這種情況下比如說(shuō)，可以在一個(gè)存儲(chǔ)器部分進(jìn)行寫(xiě)入動(dòng)作時(shí)，使另一個(gè)存儲(chǔ)器部分進(jìn)行讀出動(dòng)作，而在此期間使用另一個(gè)存儲(chǔ)器部分進(jìn)行復(fù)位動(dòng)作。
第3實(shí)施例圖18是本發(fā)明的第3實(shí)施例的模擬FIFO存儲(chǔ)器的構(gòu)成的示意圖。如圖18所示，本發(fā)明的第3實(shí)施例的模擬FIFO存儲(chǔ)器具備有多個(gè)具有已與存儲(chǔ)模擬信號(hào)的存儲(chǔ)單元連接的存儲(chǔ)器總線的存儲(chǔ)器總線電路1。此外，6是對(duì)已從讀出電路3中輸出出來(lái)的模擬信號(hào)進(jìn)行采樣保持的采樣保持電路；61是以電荷的形式存放從讀出電路3輸出出來(lái)的模擬信號(hào)的電容元件；62是切換控制讀出電路3與電容元件61之間的連接/非連接開(kāi)關(guān)；63是緩沖放大器。
圖19是本實(shí)施例的模擬FIFO存儲(chǔ)器的存儲(chǔ)單元的尋址方法圖。在本實(shí)施例的模擬FIFO存儲(chǔ)器中，如圖19所示，對(duì)于存儲(chǔ)器總線電路1中的存儲(chǔ)單元10的排列，采用在垂直方向上進(jìn)行存儲(chǔ)單元10的尋址的所謂垂直尋址方法。
本實(shí)施例的模擬FIFO存儲(chǔ)器，在在讀出動(dòng)作之前進(jìn)行復(fù)位動(dòng)作這一點(diǎn)上也和第1實(shí)施例相同。本實(shí)施例的特征是與寫(xiě)入模擬信號(hào)的動(dòng)作并行地進(jìn)行使存儲(chǔ)器總線復(fù)位的動(dòng)作，現(xiàn)在對(duì)這一點(diǎn)進(jìn)行說(shuō)明。
若設(shè)模擬FIFO存儲(chǔ)器處理的信號(hào)是視頻信號(hào)，則模擬FIFO存儲(chǔ)器的采樣周期約為70ns。因此，存儲(chǔ)器總線的復(fù)位動(dòng)作，以及模擬信號(hào)的讀出動(dòng)作和寫(xiě)入動(dòng)作必須在70ns的期間內(nèi)完成。即各動(dòng)作必須在約23ns以?xún)?nèi)完成，結(jié)果變成為這時(shí)在寫(xiě)入電路2或讀出電路3中所用的運(yùn)放所要求的增益帶寬乘積GB要達(dá)到1GHz，但這一個(gè)值是非常不現(xiàn)實(shí)的。
因此，在本實(shí)施例中，采用使復(fù)位動(dòng)作與寫(xiě)入動(dòng)作并行地進(jìn)行，然后再進(jìn)行讀出動(dòng)作的辦法，使得即使是在把模擬FIFO存儲(chǔ)器應(yīng)用于視頻信號(hào)的延遲用的時(shí)候，對(duì)于各動(dòng)作也可以分配大約35ns的時(shí)間。這樣，就可以減輕寫(xiě)入電路2和讀出電路3的運(yùn)放的負(fù)擔(dān)，可以削減功耗。
要想使復(fù)位動(dòng)作與寫(xiě)入動(dòng)作并行進(jìn)行的話就必須在向存儲(chǔ)單元中寫(xiě)入模擬信號(hào)的期間內(nèi)同時(shí)進(jìn)行存儲(chǔ)器總線的復(fù)位。然而，當(dāng)然由于對(duì)于同一個(gè)存儲(chǔ)器總線不可能同時(shí)執(zhí)行寫(xiě)入動(dòng)作和復(fù)位動(dòng)作。故在本實(shí)施例中如圖19所示，采用垂直尋址方法就可以并行執(zhí)行寫(xiě)入動(dòng)作和復(fù)位動(dòng)作。通過(guò)采用垂直尋址的辦法就可以并行地進(jìn)行向一個(gè)存儲(chǔ)器總線電路1中寫(xiě)入模擬信號(hào)的動(dòng)作和使另一存儲(chǔ)器總線電路1復(fù)位的動(dòng)作。
應(yīng)用圖20對(duì)本實(shí)施例的模擬FIFO存儲(chǔ)器的動(dòng)作進(jìn)行說(shuō)明。圖20的模擬FIFO存儲(chǔ)器具備有4個(gè)存儲(chǔ)器總線電路1A、1B、1C和1D，并以從圖20(a)到(d)的順序使各開(kāi)關(guān)動(dòng)作。在圖20中，對(duì)已變成了導(dǎo)通狀態(tài)的開(kāi)關(guān)加上一個(gè)圓圈O。
首先如圖20(a)所示，在存儲(chǔ)器總線電路1A中，輸入裝置15的開(kāi)關(guān)變成導(dǎo)通狀態(tài)的同時(shí)，一個(gè)存儲(chǔ)單元10的開(kāi)關(guān)也變成導(dǎo)通狀態(tài)，并把模擬信號(hào)寫(xiě)入開(kāi)關(guān)已變成導(dǎo)通狀態(tài)的該存儲(chǔ)單元10中去。另一方面，在其次要讀出模擬信號(hào)的存儲(chǔ)器總線電路1B中，輸出裝置16的開(kāi)關(guān)變成導(dǎo)通，且讀出電路3的開(kāi)關(guān)32也變成導(dǎo)通狀態(tài)，故存儲(chǔ)器總線電路1B的存儲(chǔ)器總線13被復(fù)位。就是說(shuō)，對(duì)存儲(chǔ)器總線電路1A的寫(xiě)入動(dòng)作和對(duì)存儲(chǔ)器總線電路1B的復(fù)位動(dòng)作并行地進(jìn)行。
其次如圖20(b)所示，對(duì)存儲(chǔ)器總線電路1B進(jìn)行讀出動(dòng)作。讀出電路3的開(kāi)關(guān)32變成截止?fàn)顟B(tài)的同時(shí)，存儲(chǔ)器總線電路1B的一個(gè)存儲(chǔ)單元10的開(kāi)關(guān)變成導(dǎo)通狀態(tài)，故從開(kāi)關(guān)已變成導(dǎo)通狀態(tài)的存儲(chǔ)單元10中讀出模擬信號(hào)。
其次如圖20(c)所示，對(duì)已進(jìn)行了讀出動(dòng)作的存儲(chǔ)器總線電路1B進(jìn)行寫(xiě)入動(dòng)作。存儲(chǔ)器總線電路1B的輸入裝置15的開(kāi)關(guān)變成導(dǎo)通狀態(tài)的同時(shí)，一個(gè)存儲(chǔ)單元10的開(kāi)關(guān)也變成導(dǎo)通狀態(tài)，并向開(kāi)關(guān)已變成導(dǎo)通狀態(tài)的該存儲(chǔ)單元10中寫(xiě)入模擬信號(hào)。另一方面，對(duì)其次要讀出模擬信號(hào)的存儲(chǔ)器總線電路1C進(jìn)行復(fù)位動(dòng)作。在存儲(chǔ)器總線電路1C中，由于輸出裝置16的開(kāi)關(guān)變成導(dǎo)通狀態(tài)，而且讀出電路3的開(kāi)關(guān)32也變成導(dǎo)通狀態(tài)，故存儲(chǔ)器總線電路1C的存儲(chǔ)器總線13被復(fù)位。就是說(shuō)，對(duì)存儲(chǔ)器總線電路1B的寫(xiě)入動(dòng)作和對(duì)存儲(chǔ)器總線電路1C的復(fù)位動(dòng)作并行地進(jìn)行。
其次如圖20(d)所示，對(duì)存儲(chǔ)器總線電路1C進(jìn)行讀出動(dòng)作。讀出電路3的開(kāi)關(guān)32變成截止?fàn)顟B(tài)的同時(shí)，存儲(chǔ)器總線電路1C的一個(gè)存儲(chǔ)單元10的開(kāi)關(guān)變成導(dǎo)通狀態(tài)，故從開(kāi)關(guān)已變成導(dǎo)通狀態(tài)的存儲(chǔ)單元10中讀出模擬信號(hào)。
就如從圖20可以看出的那樣，在本實(shí)施例的模擬FIFO存儲(chǔ)器中，通過(guò)采用對(duì)存儲(chǔ)單元進(jìn)行垂直尋址的辦法，就可以并行地進(jìn)行對(duì)一個(gè)存儲(chǔ)器總線電路的寫(xiě)入動(dòng)作和對(duì)在上述一個(gè)存儲(chǔ)器總線電路的下邊進(jìn)行讀出動(dòng)作的另一個(gè)存儲(chǔ)器總線電路的復(fù)位動(dòng)作。本實(shí)施例的技術(shù)思想是通過(guò)采用對(duì)存儲(chǔ)器總線實(shí)施垂直尋址的辦法，使得可以并行地進(jìn)行寫(xiě)入動(dòng)作和復(fù)位動(dòng)作，通過(guò)充分地確保各個(gè)動(dòng)作中的動(dòng)作時(shí)間的辦法，來(lái)降低運(yùn)放的動(dòng)作速度，并降低其功耗。
此外，即使不采用垂直尋址，只要對(duì)多個(gè)存儲(chǔ)總線電路之中一個(gè)存儲(chǔ)器總線電路已進(jìn)行了讀出動(dòng)作和寫(xiě)入動(dòng)作時(shí)，其次對(duì)上述一個(gè)存儲(chǔ)器總線電路以外的存儲(chǔ)器總線電路指定存儲(chǔ)單元的地址使之進(jìn)行讀出動(dòng)作和寫(xiě)入動(dòng)作，則就可以和本實(shí)施例一樣，并行地進(jìn)行寫(xiě)入動(dòng)作和復(fù)位動(dòng)作。
圖21示出了本實(shí)施例的模擬FIFO存儲(chǔ)器的具體的構(gòu)成方法。另外在圖21中，示出了與寫(xiě)入電路2之間的連接端子4a、4b和與讀出電路3之間的連接端子5a、5b；寫(xiě)入電路2和讀出電路3則沒(méi)有畫(huà)上。如圖21所示，為了使之執(zhí)行本實(shí)施例的方式，設(shè)有生成驅(qū)動(dòng)寫(xiě)入動(dòng)作的信號(hào)Sa的寫(xiě)入控制裝置71；生成驅(qū)動(dòng)讀出動(dòng)作的信號(hào)Sb的讀出控制裝置72；生成驅(qū)動(dòng)復(fù)位動(dòng)作的信號(hào)Sc的復(fù)位控制裝置73；生成指定進(jìn)行讀出動(dòng)作和寫(xiě)入動(dòng)作的存儲(chǔ)器總線的信號(hào)SA1的第1存儲(chǔ)器總線指定裝置74；生成指定進(jìn)行復(fù)位動(dòng)作的存儲(chǔ)器總線的信號(hào)SA2的第2存儲(chǔ)器總線指定裝置75。
圖22的時(shí)間圖示出了圖21所示的模擬FIFO存儲(chǔ)器的動(dòng)作。示出了信號(hào)Sa、Sb、Sc的時(shí)間變化和信號(hào)SA1、SA2所指定的存儲(chǔ)器總線的地址的時(shí)間變化。其中規(guī)定信號(hào)全部是低有效。
進(jìn)行復(fù)位動(dòng)作的存儲(chǔ)器總線，通常只要是進(jìn)行下一次讀出動(dòng)作和寫(xiě)入動(dòng)作的存儲(chǔ)器總線即可。因此，把由第2存儲(chǔ)器總線指定裝置75所生成的信號(hào)SA2指定的存儲(chǔ)器總線的地址設(shè)定為由第1存儲(chǔ)器總線指定裝置74所生成的信號(hào)SA2指定的存儲(chǔ)器總線的下一個(gè)存儲(chǔ)器總線的地址。
各存儲(chǔ)器總線電路1的輸入裝置15，僅僅在用由第1存儲(chǔ)器總線指定裝置74生成的信號(hào)SA1進(jìn)行地址指定的情況下，才用由寫(xiě)入控制裝置71生成的驅(qū)動(dòng)信號(hào)Sa驅(qū)動(dòng)開(kāi)關(guān)15A、15B。另外，各存儲(chǔ)器總線電路1的輸出裝置16，在用由第1存儲(chǔ)器總線指定裝置75生成的信號(hào)SA1進(jìn)行地址指定的情況下，用由讀出控制裝置72生成的驅(qū)動(dòng)信號(hào)Sb驅(qū)動(dòng)開(kāi)關(guān)16A、16B，而在用由第2存儲(chǔ)器總線指定裝置75生成的信號(hào)SA2進(jìn)行指定地址的情況下，則用由復(fù)位控制裝置73生成的驅(qū)動(dòng)信號(hào)Sc驅(qū)動(dòng)開(kāi)關(guān)16A、16B。
在示于圖21的那樣的電路構(gòu)成中，采用進(jìn)行圖22所示的那樣的控制的辦法，就可以具體地實(shí)現(xiàn)圖20所示的那樣的各個(gè)動(dòng)作。
第4實(shí)施例圖23的電路圖示出了本發(fā)明的第4實(shí)施例的模擬FIFO存儲(chǔ)器的構(gòu)成。在本發(fā)明的第4實(shí)施例中，如圖23所示，在存儲(chǔ)單元電路1中，在第1和第2總線布線13A、13B之間預(yù)設(shè)有虛設(shè)電容元件121。用虛設(shè)電容元件121構(gòu)成虛設(shè)存儲(chǔ)單元120。
在這里，設(shè)虛設(shè)電容元件121的電容值為Cd，第1和第2總線布線13A、13B之間的布線間電容61的電容值為Cp，存儲(chǔ)單元10的電容元件11的電容值為Cc，讀出電路3的電容元件31的電容值為Cc，寫(xiě)入電路2的電容元件21的電容值為(Cc+Cd)。這時(shí)，若設(shè)輸入模擬信號(hào)的電壓為Vin，則貯存于寫(xiě)入電路2的電容元件21上的電荷Q1變成下述。
Q1＝Vin(Cc+Cd) …(7)該電荷Q1在寫(xiě)入動(dòng)作中，根據(jù)電容值分開(kāi)貯存于存儲(chǔ)單元10的電容元件11和虛設(shè)電容元件121和布線間電容61中。這時(shí)貯存于存儲(chǔ)單元10的電容元件11中的電荷Q2可表為下式。
Q2＝Vin(Cc+Cd)Cc/(Cc+Cd+Cp) …(8)已貯存于存儲(chǔ)單元10的電容元件11中的以外的、已貯存于虛設(shè)電容元件121和布線間電容61中的電荷，由于第1和第2總線布線13A、13B被復(fù)位動(dòng)作復(fù)位，故變?yōu)?。因此，在讀出動(dòng)作中，轉(zhuǎn)移到讀出電路3的電容元件31中的電荷變?yōu)閮H僅是已貯存于存儲(chǔ)單元10的電容元件11內(nèi)的電荷Q2，故由該電荷Q2所產(chǎn)生的輸出電壓Vout變?yōu)橄率侥菢印?br> Vout＝Q2·Cc＝Vin·(Cc+Cd)/(Cc+Cd+Cp)＝Vin/(1+Cp/(Cc+Cd))…(9)
即，從式(9)可知，布線間電容61對(duì)輸出電壓Vout所產(chǎn)生的影響可用下述式子表示。
Cp/(Cc+Cd)…(10)即，可知布線間電容61對(duì)輸出電壓Vout的影響因虛設(shè)電容元件121的存在而變小，而且虛設(shè)電容元件121的電容值越大則布線間電容61對(duì)輸出電壓Vout所產(chǎn)生的影響越小。
如上所述，倘采用本實(shí)施例，則采用設(shè)置具有已連到存儲(chǔ)器總線上的電容元件的虛設(shè)存儲(chǔ)單元的辦法，就可以減小存儲(chǔ)器總線的寄生電容對(duì)模擬FlFO存儲(chǔ)器的輸入輸出動(dòng)作的影響。
本實(shí)施例采用與第2實(shí)施例進(jìn)行組合的辦法，可以得到更為顯著的效果，即使是把模擬FIFO存儲(chǔ)器用在比如說(shuō)TV信號(hào)的延遲用的情況下，也可以減小存儲(chǔ)器總線的寄生電容的影響。
就如從式(10)弄明白的那樣，虛設(shè)電容元件121的電容值Cd越大，則布線間電容61對(duì)輸出電壓Vout所產(chǎn)生的影響越小。然而，在把虛設(shè)電容元件121的電容值Cd增大的情況下，與之相對(duì)應(yīng)地，必須加大從寫(xiě)入電路2向存儲(chǔ)單元10轉(zhuǎn)移電荷時(shí)的穩(wěn)定時(shí)間。在現(xiàn)有的模擬FIFO存儲(chǔ)器中，在比如說(shuō)用于TV信號(hào)延遲同時(shí)，需要使電路進(jìn)行高速動(dòng)作，故加大從寫(xiě)入電路2向存儲(chǔ)單元10轉(zhuǎn)移電荷時(shí)的穩(wěn)定時(shí)間實(shí)際上是極其困難的。
然而倘采用第2實(shí)施例，由于可以分配給寫(xiě)入動(dòng)作的時(shí)間借助于第1和第2存儲(chǔ)器部分101a、101b的并行動(dòng)作而變成現(xiàn)有技術(shù)的2倍，故從寫(xiě)入電路2向存儲(chǔ)單元10轉(zhuǎn)移電荷之際的穩(wěn)定時(shí)間可以取得足夠地大。因此，可以把虛設(shè)電容元件121的電容值Cd作成為對(duì)減小存儲(chǔ)器總線的寄生電容受模擬FIFO存儲(chǔ)器的輸入輸出動(dòng)作的影響所足夠的大小。
第5實(shí)施例第4實(shí)施例是采用在存儲(chǔ)器總線中預(yù)先設(shè)置虛設(shè)存儲(chǔ)單元的辦法減小存儲(chǔ)器總線的寄生電容的影響的實(shí)施例。本發(fā)明的第5實(shí)施例，采用對(duì)在第4實(shí)施例中示出的虛設(shè)存儲(chǔ)單元的版圖上的配置位置動(dòng)些腦筋的辦法，來(lái)抑制將成為讀出和寫(xiě)入對(duì)象的存儲(chǔ)單元的位置所產(chǎn)生的模擬FIFO存儲(chǔ)器的輸入輸出特性的偏離。
圖24(a)的電路圖示出了本發(fā)明的第5實(shí)施例的模擬FIFO存儲(chǔ)器的存儲(chǔ)器總線電路1的構(gòu)成。在本實(shí)施例中，如圖24(a)所示，把在第4實(shí)施例已示出的虛設(shè)存儲(chǔ)單元120分開(kāi)成2個(gè)，作為虛設(shè)存儲(chǔ)單元130配置在存儲(chǔ)器總線13的兩端使得把存儲(chǔ)單元10夾在中間。虛設(shè)存儲(chǔ)單元130具備有具有與存儲(chǔ)單元10的電容元件11相同的電容值的虛設(shè)電容元件131，和具有與存儲(chǔ)單元10的開(kāi)關(guān)12的導(dǎo)通電阻相同的電阻值的電阻元件132。在本實(shí)施例中，在存儲(chǔ)器總線13的兩端盡可能多地并聯(lián)配置該虛設(shè)存儲(chǔ)單元130。
圖24(b)示出的是在示于圖24(a)的存儲(chǔ)器總線電路1中一個(gè)存儲(chǔ)單元10的開(kāi)關(guān)已變成導(dǎo)通狀態(tài)時(shí)的等效電路。在圖24(b)中，設(shè)第1和第2總線布線13A、13B的布線電阻為Rb，設(shè)每個(gè)存儲(chǔ)單元10的開(kāi)關(guān)電阻和電容值分別為R1，Cm。
由于在存儲(chǔ)器總線13上已連接上多個(gè)存儲(chǔ)單元10，故電荷的轉(zhuǎn)移路徑將取決于向哪一個(gè)存儲(chǔ)單元10轉(zhuǎn)運(yùn)電荷而在物理上不相同。存儲(chǔ)器總線13的阻抗變化最大的，是成為讀出和寫(xiě)入的對(duì)象的存儲(chǔ)單元10的位置，從存儲(chǔ)器總線13的最靠輸入一側(cè)變化到最靠輸出一側(cè)時(shí)的情況。計(jì)算這時(shí)的存儲(chǔ)器總線13的阻抗的變化。
現(xiàn)在，假設(shè)在存儲(chǔ)器總線13的輸入側(cè)一端已配置有(y-1)個(gè)虛設(shè)存儲(chǔ)單元130，而在輸出側(cè)一端則已配置了x個(gè)。在成為讀出和寫(xiě)入對(duì)象的存儲(chǔ)單元10的位置為最靠輸入一側(cè)時(shí)，結(jié)果就變成為在存儲(chǔ)器總線13的輸入側(cè)一端已并接有y個(gè)含有虛設(shè)存儲(chǔ)單元130的存儲(chǔ)單元，而在輸出側(cè)一端則已連接有含有虛設(shè)存儲(chǔ)單元130的x個(gè)存儲(chǔ)單元。在這種情況下，從存儲(chǔ)器總線13的輸入一側(cè)看到的阻抗Z1用下式表示。
Z1＝{2Rb·x(R1+1/sCm)+(R1+1/sCm)2}/{2Rb·xy+(x+y)(R1+1/sCm)} …(11)另一方面，在成為讀出和寫(xiě)入對(duì)象的存儲(chǔ)單元的位置為最靠近輸出一側(cè)時(shí)，結(jié)果變成為在存儲(chǔ)器總線13的輸入側(cè)一端并接有(y-1)個(gè)含有虛設(shè)存儲(chǔ)單元130的存儲(chǔ)單元。而在輸出側(cè)一端則并接有(x+1)個(gè)含有虛設(shè)存儲(chǔ)單元130的存儲(chǔ)單元。在這里，倘假設(shè)已配置于存儲(chǔ)器總線13的輸入側(cè)一端的虛設(shè)存儲(chǔ)單元130的個(gè)數(shù)與已配置于輸出側(cè)一端的虛設(shè)存儲(chǔ)單元130的個(gè)數(shù)相等，則變?yōu)閥-1＝x …(12)故結(jié)果變成為在存儲(chǔ)器總線13的輸入側(cè)一端并聯(lián)連接有x個(gè)含有虛設(shè)存儲(chǔ)單元130的存儲(chǔ)單元，在輸出側(cè)一端則并聯(lián)連接有y個(gè)含有虛設(shè)存儲(chǔ)單元130的存儲(chǔ)單元。這種情況下的從存儲(chǔ)器總線13的輸入一側(cè)看的阻抗Z2，可采用交換式(11)的x和y的辦法來(lái)計(jì)算，結(jié)果如下Z2＝{2Rb·y(R1+1/sCm)+(R1+1/sCm)2}/{2Rb·xy+(x+y)(R1+1/sCm)} …(13)因此，成為讀出和寫(xiě)入對(duì)象的存儲(chǔ)單元10的位置在從存儲(chǔ)器總線的最靠近輸入一側(cè)變化到最靠近輸出一側(cè)的情況下的阻抗的變化Zc可以采用從示于式(13)的阻抗Z2中減去示于式(11)中的阻抗Z1的辦法來(lái)求如下述。
Zc＝2Rb(R1+1/sCm)/{2Rb·xy+(x+y)(R1+1/sCm)} …(14)如果其中R1＞＞Rb，則式(14)可近似如下。
Zc＝2Rb/(x+y) …(15)從式(15)可知，布線電阻Rb對(duì)阻抗的變化Zc的影響減少了1/(x+y)。就是說(shuō)，采用把虛設(shè)存儲(chǔ)單元130配置在存儲(chǔ)器總線13的兩端使得把存儲(chǔ)單元10夾在中間的辦法，就可以抑制將成為讀出和寫(xiě)入對(duì)象的存儲(chǔ)單元10的位置所產(chǎn)生的存儲(chǔ)器總線13的阻抗的變化。
如以上說(shuō)明的那樣，倘采用本實(shí)施例，由于采用把虛設(shè)存儲(chǔ)單元設(shè)于存儲(chǔ)器總線的兩端的辦法可以使存儲(chǔ)器總線的阻抗平均化，故可以抑制因讀出和寫(xiě)入對(duì)象的存儲(chǔ)單元的不同而產(chǎn)生的模擬FIFO存儲(chǔ)器的輸入輸出特性的偏離，可以與讀出和寫(xiě)入對(duì)象的存儲(chǔ)單元的位置無(wú)關(guān)地實(shí)現(xiàn)穩(wěn)定的輸入輸出特性。
第6實(shí)施例本發(fā)明的第6實(shí)施例涉及減小存儲(chǔ)器總線的寄生電容本身的晶體管的版圖。
圖25是用于說(shuō)明本發(fā)明的第6實(shí)施例的說(shuō)明圖，圖中(a)示出的是現(xiàn)有的晶體管的版圖，(b)示出的是本實(shí)施例的晶體管的版圖，(c)是作為存儲(chǔ)單元的開(kāi)關(guān)使用的晶體管上寄生的漏極-源極間電容的典型圖。
要減少寄生于存儲(chǔ)器總線上的布線間電容，只要盡可能地加大存儲(chǔ)器總線布線間的距離即可。然而如圖25(c)所示，在構(gòu)成存儲(chǔ)單元10的開(kāi)關(guān)12的CMOS晶體管12A上，在版圖上必然性地要產(chǎn)生漏極-源極間電容146。這樣一來(lái)，結(jié)果就變成為由存儲(chǔ)單元10的電容元件11與CMOS晶體管12A的漏極-源極間電容146的串接構(gòu)成的布線間電容寄生于存儲(chǔ)器總線上，且該布線間電容的電容值幾乎等于漏極-源極間電容146。這樣的布線間電容，只要CMOS晶體管12A的漏極-源極間電容146不消失就不會(huì)消失，而且這樣的布線間電容，存儲(chǔ)單元10的個(gè)數(shù)越多越是增大，故把許多存儲(chǔ)單元集成起來(lái)構(gòu)成模擬FIFO存儲(chǔ)器的情況下就成了嚴(yán)重問(wèn)題。
于是在本實(shí)施例中，提出了一種在漏極-源極之間不走電力線的那樣的晶體管的設(shè)計(jì)版圖的方案。說(shuō)起來(lái)所謂電容是借助于使電力線從一個(gè)電極通向另一電極而形成的。因此，若沒(méi)有電力線通過(guò)則不會(huì)形成電容。在本實(shí)施例中著眼于這一點(diǎn)，采用使柵極電極在漏極-源極之間形成版圖使從漏極和源極產(chǎn)生的電力線在柵極電極上到頭的辦法，防止電力線在漏極-源極之間穿過(guò)， 就不能形成漏極-源極間電容。
對(duì)此，在本實(shí)施例的晶體管的版圖中，如圖25(b)所示，由于在漏極143與源極141之間不留間隙地配置柵極電極，故得以防止電力線在漏極-源極之間穿行。借助于這樣的版圖，防止了漏極-源極間電容的產(chǎn)生。
如上邊所說(shuō)明的那樣，倘采用本實(shí)施例，在作為存儲(chǔ)單元的開(kāi)關(guān)元件而使用的CMOS晶體管中，采用制作一種使電力不能在漏極-源極間穿行的版圖的辦法，就可以防止漏極-源極間電容的形成。這樣一來(lái)，就可以減小寄生在存儲(chǔ)器總線上的寄生電容本身。
此外，本實(shí)施例的晶體管的版圖并不是僅僅適用于作為模擬FIFO存儲(chǔ)器的存儲(chǔ)單元的開(kāi)關(guān)使用的晶體管，只要是作為切換控制器件與信號(hào)線之間的連接狀態(tài)的開(kāi)關(guān)器件使用的晶體管就可以應(yīng)用，而且可以得到與本實(shí)施例相同的效果。
圖30示出的是本發(fā)明的復(fù)位動(dòng)作的效果，在該圖中，(a)是不進(jìn)行復(fù)位動(dòng)作時(shí)的模擬FIFO存儲(chǔ)器的頻率特性，(b)是進(jìn)行了本發(fā)明的復(fù)位動(dòng)作時(shí)的模擬FIFO存儲(chǔ)器的頻率特性。從圖30可知，采用進(jìn)行本發(fā)明的復(fù)位動(dòng)作的辦法，模擬FIFO存儲(chǔ)器的頻率特性將變得平坦，比之現(xiàn)有技術(shù)來(lái)模擬FIFO存儲(chǔ)器的輸入輸出特性得到了改善。
如上所述，倘采用本發(fā)明，通過(guò)采用在讀出動(dòng)作之前進(jìn)行把存儲(chǔ)器總線設(shè)定于規(guī)定的電位的復(fù)位動(dòng)作的辦法，就可以不受存儲(chǔ)器總線的寄生電容影響地從存儲(chǔ)單元中讀出模擬信號(hào)。因此，可以減小寫(xiě)入時(shí)和讀出時(shí)的模擬信號(hào)的誤差，可以良好的精度讀出已寫(xiě)入的模擬信號(hào)。
另外，借助于采用并行構(gòu)成或垂直尋址，就可以不減小寫(xiě)入動(dòng)作或讀出動(dòng)作所用的時(shí)間地進(jìn)行復(fù)位動(dòng)作。因此，可以得到高精度和低功耗并存的模擬FIFO存儲(chǔ)器。
還有，采用設(shè)置虛設(shè)存儲(chǔ)單元的辦法，可以減小存儲(chǔ)單元的寄生電容對(duì)模擬FIFO存儲(chǔ)器的輸入輸出特性所施加的影響。再有，采用改善作為存儲(chǔ)單元的開(kāi)關(guān)使用的MOS晶體管的設(shè)計(jì)圖形的辦法可以減小存儲(chǔ)器總線的寄生電容本身。
權(quán)利要求
1.一種使輸入的模擬信號(hào)延遲規(guī)定的時(shí)間后按照輸入順序輸出的模擬FIFO存儲(chǔ)器，其特征是具備有具有存儲(chǔ)模擬信號(hào)的多個(gè)存儲(chǔ)單元和連接到各存儲(chǔ)單元上并轉(zhuǎn)移模擬信號(hào)的存儲(chǔ)器總線電路，對(duì)于各存儲(chǔ)單元依規(guī)定的順序，介以上述存儲(chǔ)器總線進(jìn)行讀出模擬信號(hào)的讀出動(dòng)作以及介以上述存儲(chǔ)器總線進(jìn)行寫(xiě)入模擬信號(hào)的寫(xiě)入動(dòng)作，在進(jìn)行讀出動(dòng)作之前，進(jìn)行把上述存儲(chǔ)器總線設(shè)定于規(guī)定的電位的復(fù)位動(dòng)作以除去貯存在上述存儲(chǔ)器總線的寄生電容上的電荷。
2.根據(jù)權(quán)利要求1所述的模擬FIFO存儲(chǔ)器，其特征是上述存儲(chǔ)單元具備以電荷的形式貯存模擬信號(hào)的電容元件和切換控制上述電容元件與上述存儲(chǔ)器總線之間的連接狀態(tài)的開(kāi)關(guān)，上述開(kāi)關(guān)在把相應(yīng)的存儲(chǔ)單元選定作為進(jìn)行模擬信號(hào)的讀出和寫(xiě)入的對(duì)象時(shí)，在讀出動(dòng)作和寫(xiě)入動(dòng)作時(shí)變成導(dǎo)通狀態(tài)。
3.根據(jù)權(quán)利要求2所述的模擬FIFO存儲(chǔ)器，其特征是在上述存儲(chǔ)器總線電路的存儲(chǔ)單元中，具備介以上述存儲(chǔ)器總線寫(xiě)入模擬信號(hào)的寫(xiě)入電路和介以上述存儲(chǔ)器總線從上述存儲(chǔ)器總線電路的存儲(chǔ)單元中讀出模擬信號(hào)的讀出電路，上述存儲(chǔ)器總線電路具備輸入裝置，用于在寫(xiě)入動(dòng)作時(shí)使上述寫(xiě)入電路和存儲(chǔ)器總線變成導(dǎo)通狀態(tài)，而在讀出動(dòng)作時(shí)，使之變成非導(dǎo)通狀態(tài)；輸出裝置，用于使上述讀出電路和存儲(chǔ)器總線在讀出動(dòng)作時(shí)變成導(dǎo)通狀態(tài)，而在寫(xiě)入動(dòng)作時(shí)變成非導(dǎo)通狀態(tài)，在復(fù)位動(dòng)作時(shí)，上述存儲(chǔ)器總線電路借助于輸入裝置使寫(xiě)入電路和存儲(chǔ)器總線變成非導(dǎo)通狀態(tài)的同時(shí)，借助于輸出裝置使讀出電路和存儲(chǔ)器總線變成導(dǎo)通狀態(tài)，而且使已連接到存儲(chǔ)器總線上的所有的存儲(chǔ)單元的開(kāi)關(guān)變成截止?fàn)顟B(tài)，而上述讀出電路則介以上述輸出裝置把已與存儲(chǔ)器總線相連接的模擬信號(hào)輸入端子設(shè)定規(guī)定的電位。
4.根據(jù)權(quán)利要求3所述的模擬FIFO存儲(chǔ)器，其特征是上述存儲(chǔ)器總線由第1和第2總線布線構(gòu)成，上述讀出電路具備運(yùn)算放大器，其反相輸入端子介以上述輸出裝置與上述第1總線布線相連，而同相輸入端子則介以上述輸出裝置與上述第2總線布線相連的同時(shí)，設(shè)定了規(guī)定的電位；電容元件，設(shè)置在上述運(yùn)放的反相輸入端子與輸出端子之間，以電荷的形式貯存模擬信號(hào)；開(kāi)關(guān)，與上述電容元件并聯(lián)地設(shè)置在上述運(yùn)放的反相輸入端子與輸出端子之間，并切換控制上述運(yùn)放的反相輸入端子與輸出端子之間的連接狀態(tài)，上述開(kāi)關(guān)在復(fù)位動(dòng)作時(shí)變?yōu)閷?dǎo)通狀態(tài)，而在讀出和寫(xiě)入動(dòng)作時(shí)變成截止?fàn)顟B(tài)。
5.根據(jù)權(quán)利要求4所述的模擬FIFO存儲(chǔ)器，其特征是上述讀出電路具備有取代上述開(kāi)關(guān)的第1開(kāi)關(guān)和第2開(kāi)關(guān)，第1開(kāi)關(guān)用于切換控制上述運(yùn)放的反相輸入端子與具有上述規(guī)定的電位的電源之間的連接狀態(tài)，第2開(kāi)關(guān)用于切換控制上述運(yùn)放的輸出端子與具有上述規(guī)定的電位的電源之間的連接狀態(tài)，上述第1和第2開(kāi)關(guān)在復(fù)位動(dòng)作時(shí)變?yōu)閷?dǎo)通狀態(tài)，而在讀出動(dòng)作時(shí)和寫(xiě)入動(dòng)作時(shí)則變?yōu)榻刂範(fàn)顟B(tài)。
6.根據(jù)權(quán)利要求1所述的模擬FIFO存儲(chǔ)器，其特征是具備多個(gè)存儲(chǔ)器部分，每一個(gè)都具有上述存儲(chǔ)器總線電路，上述多個(gè)存儲(chǔ)器部分并行地進(jìn)行讀出動(dòng)作和寫(xiě)入動(dòng)作，而且在一個(gè)存儲(chǔ)器部分進(jìn)行讀出動(dòng)作時(shí)，另一個(gè)存儲(chǔ)器部分進(jìn)行寫(xiě)入動(dòng)作，各存儲(chǔ)器部分在進(jìn)行讀出動(dòng)作之前進(jìn)行復(fù)位動(dòng)作。
7.根據(jù)權(quán)利要求6所述的模擬FIFO存儲(chǔ)器，其特征是上述多個(gè)存儲(chǔ)器部分之內(nèi)的一個(gè)存儲(chǔ)器部分進(jìn)行復(fù)位動(dòng)作并接著進(jìn)行讀出動(dòng)作時(shí)，另一存儲(chǔ)器部分進(jìn)行寫(xiě)入動(dòng)作。
8.根據(jù)權(quán)利要求6所述的模擬FIFO存儲(chǔ)器，其特征是上述多個(gè)存儲(chǔ)器部分之內(nèi)的一個(gè)存儲(chǔ)器部分進(jìn)行讀出動(dòng)作時(shí)，另一存儲(chǔ)器部分進(jìn)行寫(xiě)入動(dòng)作，并接著進(jìn)行復(fù)位動(dòng)作。
9.根據(jù)權(quán)利要求6所述的模擬FIFO存儲(chǔ)器，其特征是上述多個(gè)存儲(chǔ)器部分的個(gè)數(shù)在3個(gè)以上，上述多個(gè)存儲(chǔ)器部分之內(nèi)一個(gè)存儲(chǔ)器部分進(jìn)行讀出動(dòng)作，且另一存儲(chǔ)器部分進(jìn)行寫(xiě)入動(dòng)作時(shí)，上述一個(gè)和另一個(gè)存儲(chǔ)器部分之外的存儲(chǔ)器部分進(jìn)行復(fù)位動(dòng)作。
10.根據(jù)權(quán)利要求1所述的模擬FIFO存儲(chǔ)器，其特征是具備多個(gè)上述存儲(chǔ)器總線電路，對(duì)該多個(gè)存儲(chǔ)器總線電路中的一個(gè)存儲(chǔ)器總線電路進(jìn)行了讀出動(dòng)作和寫(xiě)入動(dòng)作時(shí)，接著，對(duì)上述一個(gè)存儲(chǔ)器總線電路之外的存儲(chǔ)器總線電路進(jìn)行讀出動(dòng)作和寫(xiě)入動(dòng)作，在對(duì)一個(gè)存儲(chǔ)器無(wú)線電路進(jìn)行讀出動(dòng)作和寫(xiě)入動(dòng)作時(shí)，對(duì)接著要進(jìn)行讀出動(dòng)作和寫(xiě)入動(dòng)作的另一存儲(chǔ)器總線電路進(jìn)行復(fù)位動(dòng)作。
11.根據(jù)權(quán)利要求10所述的模擬FIFO存儲(chǔ)器，其特征是對(duì)各存儲(chǔ)器總線電路的存儲(chǔ)單元進(jìn)行垂直尋址。
12.一種使輸入的模擬信號(hào)延遲規(guī)定的時(shí)間后按輸入順序輸出的模擬FIFO存儲(chǔ)器，其特征是具備具有存儲(chǔ)模擬信號(hào)的多個(gè)存儲(chǔ)單元和連接到各存儲(chǔ)單元上并轉(zhuǎn)移模擬信號(hào)的存儲(chǔ)器總線的存儲(chǔ)器總線電路，上述存儲(chǔ)單元具有以電荷的形式貯存模擬信號(hào)的電容元件和切換控制上述電容元件與存儲(chǔ)器總線之間的連接狀態(tài)的開(kāi)關(guān)，上述開(kāi)關(guān)在該存儲(chǔ)單元被選擇為進(jìn)行模擬信號(hào)的讀出和寫(xiě)入對(duì)象時(shí)，在讀出動(dòng)作和寫(xiě)入動(dòng)作時(shí)變成導(dǎo)通狀態(tài)，上述存儲(chǔ)器總線電路還具備有虛設(shè)存儲(chǔ)單元，它具有連接到上述存儲(chǔ)器總線上的虛設(shè)電容元件。
13.根據(jù)權(quán)利要求12所述的模擬FIFO存儲(chǔ)器，其特征是上述虛設(shè)存儲(chǔ)單元設(shè)置在上述存儲(chǔ)器總線的兩端，使得把上述多個(gè)存儲(chǔ)單元夾在中間。
14.一種使輸入的模擬信號(hào)延遲規(guī)定的時(shí)間后按輸入順序輸出的模擬FIFO存儲(chǔ)器，其特征是具備存儲(chǔ)模擬信號(hào)的多個(gè)存儲(chǔ)單元和連接到各存儲(chǔ)單元上且轉(zhuǎn)移模擬信號(hào)的存儲(chǔ)器總線，上述存儲(chǔ)單元具有貯存模擬信號(hào)的器件和切換控制該器件與存儲(chǔ)器總線之間的連接狀態(tài)的開(kāi)關(guān)，上述開(kāi)關(guān)，由漏極和源極中的一方連接到存儲(chǔ)器總線上去的同時(shí)，另一方連接到上述器件上，而且控制信號(hào)輸入到柵極的MOS晶體管構(gòu)成，上述MOS晶體管具有把柵極插入到漏極與源極之間以屏蔽從該MOS晶體管的漏極漏向源極的電力線的版形。
15.一種切換控制元件與信號(hào)線之間的連接狀態(tài)的開(kāi)關(guān)器件，其特征是由漏極與源極中的一方連接到上述元件上的同時(shí)，另一方連接到上述信號(hào)線上，控制信號(hào)輸入到柵極的MOS晶體管構(gòu)成，上述MOS晶體管具有柵極插入到漏極與源極之間，使得屏蔽從該MOS晶體管的漏極漏向源極的電力線的版形。
全文摘要
模擬FIFO存儲(chǔ)器,消除模擬信號(hào)誤差高精度地讀出寫(xiě)入的模擬信號(hào)。讀出模擬信號(hào)之前,把存儲(chǔ)器總線設(shè)定于規(guī)定電位以除去存儲(chǔ)器總線寄生電容上的電荷。在斷開(kāi)寫(xiě)入電路與存儲(chǔ)器總線,把讀出電路和存儲(chǔ)器總線連了起來(lái)的狀態(tài)下,使讀出電路的開(kāi)關(guān)變成導(dǎo)通。由于讀出電路運(yùn)放的同相和反相輸入端子變?yōu)橥浑娢?故第1和第2總線布線變成同一電位。因此,寄生電容的電荷被放電。由于各存儲(chǔ)單元的開(kāi)關(guān)已變成截止?fàn)顟B(tài),故已貯存于電容元件上的電荷原樣不動(dòng)地進(jìn)行保持。
文檔編號(hào)H03H19/00GK1175124SQ9711318
公開(kāi)日1998年3月4日 申請(qǐng)日期1997年5月27日 優(yōu)先權(quán)日1996年5月28日
發(fā)明者道正志郎, 栗本秀彥, 柳沢直志 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社