專利名稱：輸出緩沖電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及在不同的電源電壓間具有信號電平變換功能的輸出緩沖電路，特別是涉及在最末級具備了一組MOS晶體管的輸出緩沖電路。
背景技術(shù)：
第1圖是示出例如特愿平7-176084號中所公開的以往的輸出緩沖電路的結(jié)構(gòu)的電路圖，示出具有信號電平變換功能的半導體集成電路裝置的輸入輸出電路的結(jié)構(gòu)。在以不同的電源電壓進行工作的半導體集成電路裝置之間使用的接口電路的輸出緩沖器中，在把內(nèi)部信號電平從低電壓變換為高電壓的情況下，使用圖示的半閂鎖型的信號電平變換電路，輸出由具有CMOS構(gòu)造的反相門和具備了NMOS-NMOS晶體管的緩沖器最末級的推挽電路構(gòu)成。
另外，所謂具有信號電平變換功能的半導體集成電路裝置指的是具有把供給用大規(guī)模集成電路(LSI)內(nèi)部的電源電壓工作的設備的信號電壓進行電平變換，輸出到用與內(nèi)部電路的電源電壓不同的電源電壓工作的外部電路的功能，以及把用外部的不同的電源電壓工作的設備供給的信號進行電平變換為內(nèi)部電路的信號電平并且傳遞到內(nèi)部的功能的半導體集成電路裝置。
圖中，1是輸入輸出端子，2是控制端子，3是輸入端子，4a、4b分別是供給第1電源電位VDD1的第1電源電位點、供給第2電源電位VDD2的第2電源電位點，5是供給接地電位GND的接地電位點，6是輸入輸出控制電路，7a、7b分別是第1變換電路塊以及第2變換電路塊，7是由第1變換電路塊7a以及第2變換電路塊7b構(gòu)成的信號電平變換電路，8a是緩沖電路，這些構(gòu)成輸出緩沖電路91a。另外，10是輸入緩沖器，11是靜電保護電路。
在輸入輸出端子1上經(jīng)過輸入緩沖器10連接著內(nèi)部電路。另外，在輸入輸出端子1上經(jīng)過輸出緩沖電路91a，連接接受來自內(nèi)部電路的控制信號IN1的控制端子2，接受來自內(nèi)部電路的輸出信號IN2的輸入端子3。
輸出緩沖電路91a主要由輸入輸出控制電路6，信號電平變換電路7，緩沖電路8a構(gòu)成，控制端子2以及輸入端子3連接到輸入輸出控制電路6。輸入輸出控制電路6對信號電平變換電路7進行輸出，信號電平變換電路7對于輸出緩沖電路8a經(jīng)過連接點N13、N23進行輸出。
在輸入輸出控制電路6和信號電平變換電路7的前半部分的第1變換電路塊7a中，提供作為內(nèi)部電路的電源電壓的第1電源電位VDD1和接地電位GND進行動作。另一方面，在信號電平變換電路7的后半部分的第2變換電路以及緩沖電路8a中，一般提供比第1電源電壓VDD1的電壓電平高的第2電源電壓VDD2和接地電位進行動作。第1電源電壓VDD1以及第2電源電壓VDD2分別由電源電位點4a、4b供給，接地電位GND由接地電位點5供給。
分為對控制端子2以及輸入端子3分別輸入的控制信號IN1以及輸出信號IN2是“H”電平還是“L”電平兩種情況進行說明。
如果控制信號IN1是“H”電平，輸出信號IN2是“L”電平，則經(jīng)過信號電平變換電路7連接點N13、N23分別成為“L”電平(接地電位GND)，“H”電平(第2電源電位VDD2)。接受該電平，緩沖電路8a的晶體管Q13、Q14的每一個都關(guān)斷，對于輸入輸出端子1緩沖電路8a成為高阻狀態(tài)。由此不損傷提供給輸入輸出端子1的來自外部的信號并傳遞到輸入緩沖器10中。
另一方面，在控制信號IN1是“L”電平，輸出信號IN2是“L”電平的情況下，經(jīng)過信號電平變換電路7連接點N13、N23每一個都成為“L”電平。接受該電平，緩沖電路8a的晶體管Q13、Q14分別關(guān)斷、導通，在輸入輸出端子1上輸出“L”電平。
另外，在控制信號IN1是“L”電平，輸出信號IN2是“H”電平的情況下，經(jīng)過信號電平變換電路7連接點N13、N23每一個都成為“H”電平。接受該電平，緩沖電路8a的晶體管Q13、Q14分別導通、關(guān)斷，在輸入輸出端子1上輸出“H”電平。
第2圖是構(gòu)成緩沖電路8a最末級的晶體管Q13、Q14的剖面圖，圖中，1輸入輸出端子，4b是第2電源電位點，5是接地電位點，N15、N24是連接點。在連接到接地電位GND上的P型半導體襯底上的P阱內(nèi)分別形成NMOS晶體管Q13、Q14。NMOS晶體管Q13的漏極電極連接到第2電源電位點4b上，柵極電極連接到連接點N15上，源極電極連接到輸入輸出端子1上，把P阱電位連接到接地電位GND上。NMOS晶體管Q14的源極電極連接到輸入輸出端子1上，把P阱電位連接到接地電位點5上。NMOS晶體管Q14的源極電極連接到接地電位點5上，柵極電極連接到連接點N24上，漏極電極連接到輸入輸出端子1上，把P阱電位連接到接地電位GND上。
第3圖是示出以往的輸出緩沖電路結(jié)構(gòu)的其它例的電路圖，示出具有信號電平變換功能的半導體集成電路的輸入輸出電路的結(jié)構(gòu)。圖中，8b是緩沖電路，置換第1圖所示結(jié)構(gòu)的緩沖電路8a。具體地講，緩沖電路8b把緩沖電路8a的最末級的NMOS晶體管Q13置換為PMOS晶體管15，做成CMOS推挽型的同時省略了反相門G18，由此構(gòu)成輸出緩沖電路91b。
另外，第4圖是緩沖電路8b的最末級晶體管Q15、Q14的剖面圖，圖中，1是輸入輸出端子，4b是第2電源電位點，5是接地電位點，N14、N24是連接點，Q14、Q15分別是NMOS晶體管，PMOS晶體管。在連接到接地電位GND上的P型半導體襯底的P阱內(nèi)形成NMOS晶體管Q14，其源極電極連接到輸入輸出端子1上，把P阱電位連接到接地電位GND上。另一方面，在N阱內(nèi)形成PMOS晶體管Q15，其源極電極連接到第2電源電位點4b上，柵極電極連接到連接點N14上，漏極電極連接到輸入輸出端子1上。
在這樣構(gòu)成的情況下，進行用第1圖說明了的動作。即，NMOS晶體管Q13和PMOS晶體管Q15在其柵極上輸入了“H”電平或“L”電平的信號而進行相逆的動作，在第3圖的緩沖電路8b中，由于沒有反相門G18因此信號電平不反轉(zhuǎn)其結(jié)果成為進行相同的動作。
從而，以往的具有信號電平變換功能的輸出緩沖電路在進行正常的輸出動作的情況下，如上述兩個例子那樣，連接點N13、N23的電位組成為(“H”電平，“H”電平)，(“L”電平，“L”電平)，(“L”電平，“H”電平)的某一種。
然而，在投入第2電源電壓VDD2的初始狀態(tài)而沒有投入第1電源電壓VDD1的情況下，信號電平變換電路7各部分的值不能夠同時確定。例如，在第1圖中，連接點N13、N23的電位組可能成為(“H”電平，“L”電平)。這樣的狀態(tài)將導致一對MOS晶體管Q13、Q14(在第3圖中是Q15、Q14)兩方同時導通的狀況，存在著緩沖電路8a(在第3圖中是8b)中，在第2電源電位點4b與接地電位點5之間流過不需要的電流即貫通電流這樣的問題。
本發(fā)明是為解決上述那樣的問題而產(chǎn)生的，目的在于獲得輸出緩沖電路，該電路構(gòu)成為在提供了與構(gòu)成輸出緩沖器最末級的晶體管中流過的貫通電流的邏輯相對應的電位的情況下使其狀態(tài)復位。
發(fā)明的公開本發(fā)明第1方案的輸出緩沖電路具備分別提供第1電位以及第2電位的第1電位點以及第2電位點；輸出點；具有提供與由第1邏輯以及與其互補的第2邏輯構(gòu)成的二進制邏輯的某一個相對應的第3電位的控制端，用于在第3電位與第1邏輯以及第2邏輯相對應的情況下使第1電位點與輸出點之間分別導通以及不導通的第1導通控制元件；具有提供與由第3邏輯以及與其互補的第4邏輯構(gòu)成的二進制邏輯的某一個相對應的第4電位的控制端，用于在第4電位與第3邏輯以及第4邏輯相對應的情況下使第2電位點與輸出點之間分別導通以及不導通的第2導通控制元件；輸出在第3電位以及第4電位分別與第1邏輯以及第3邏輯相對應的情況下啟動的貫通檢測信號的貫通電流檢測邏輯發(fā)生裝置；根據(jù)貫通檢測信號，進行在第1導通控制元件的控制端強制地加入第2邏輯的第1邏輯賦予功能和在第2導通控制元件的控制端強制地加入第4邏輯的第2邏輯賦予功能的某一種功能的強制邏輯賦予裝置。
由此，即使由于第1導通控制元件接受第1邏輯使第1電位點與輸出點之間導通的同時，第2導通控制元件接受第3邏輯使第2電位點與輸出點之間導通，成為在第1導通控制元件以及第2導通控制元件之間流過貫通電流的邏輯狀態(tài)，然而因為與此對應，貫通電流檢測邏輯發(fā)生裝置把貫通檢測信號輸出到強制邏輯賦予裝置，選擇該信號，在第1導通控制元件的控制端強制地加入第2邏輯或者在第2導通控制元件的控制端強制地加入第4邏輯，因此能夠起到避免流過貫通電流的邏輯狀態(tài)的效果。
本發(fā)明第2方案的輸出緩沖電路是使得第1邏輯以及第3邏輯處于互補的關(guān)系。
由此，起到能夠使第1邏輯以及第3邏輯的電平相對應，具有信號變換等的互換性的效果。
如果依據(jù)本發(fā)明第3方案的輸出緩沖電路，則強制邏輯賦予裝置包括具有連接第1導通控制元件的控制端的一端和提供與第2邏輯相對應的第5電位的另一端，通過貫通檢測信號的啟動而導通的第1切換裝置。
由此，由于第1切換裝置在第1導通控制元件以及第2導通控制元件分別成為第1邏輯以及第3邏輯的狀態(tài)并且貫通檢測信號啟動的情況下導通，把第2邏輯加入到第1導通控制元件的控制端，由此起到可以避免成為第2邏輯以及第3邏輯的狀態(tài)而發(fā)生貫通電流的效果。
如果依據(jù)本發(fā)明第4方案的輸出緩沖電路，則強制邏輯賦予裝置包括具有連接第2導通控制元件的控制端的一端，提供與第4邏輯對應的第5電位的另一端，而且隨貫通檢測信號的啟動狀態(tài)而動作的第2切換裝置。
由此，由于第2切換裝置在第1導通控制元件以及第2導通控制元件分別成為第1邏輯以及第3邏輯的狀態(tài)并且貫通檢測信號啟動的情況下導通，把第4邏輯加入到第2導通控制元件的控制端，因此成為第1邏輯以及第4邏輯的狀態(tài)起到可以避免發(fā)生貫通電流的效果。
如果依據(jù)本發(fā)明第5方案的輸出緩沖電路，則第1導通控制元件包括門電路、具有連接在第1電位點和輸出點的一組電極的第1導電型的第1MOS晶體管、在第1導通控制元件的控制端與第1MOS晶體管的柵極之間串聯(lián)連接的第1數(shù)的反相門，第2導通控制元件包括門電路、具有連接以及第2電位點和輸出點的一組電極的第1導電型的第2MOS晶體管、在第2導通控制元件的控制端與第2MOS晶體管的柵極之間串聯(lián)連接的第2數(shù)的反相門。第2數(shù)與第1數(shù)具有奇數(shù)差。
由此，能夠把緩沖電路的最末級結(jié)構(gòu)做成NMOS晶體管的組，起到能夠做成NMOS-NMOS推挽型的效果。
如果依據(jù)本發(fā)明第6方案的輸出緩沖電路，則貫通電流檢測邏輯發(fā)生裝置包括把與對應于第3電位的邏輯相同的邏輯和與對應于第4電位的邏輯互補的邏輯的邏輯積作為貫通檢測信號輸出的邏輯門，在接受了與對應于貫通檢測信號的邏輯相同的邏輯的情況下，強制邏輯賦予裝置進行第1邏輯賦予功能。
由此，貫通電流檢測邏輯發(fā)生裝置起到能夠用NAND門和反相門的組合構(gòu)成運算處理是否檢測出了貫通電流的邏輯門的效果。
如果依據(jù)本發(fā)明第7方案的輸出緩沖電路，則貫通電流檢測邏輯發(fā)生裝置包括把與對應于第3電位的邏輯互補的邏輯和與對應于第4電位的邏輯相同的邏輯的邏輯和的否定進行輸出的邏輯門，在接受了與對應于貫通檢測信號的邏輯相同的邏輯的情況下，強制邏輯賦予裝置進行第1邏輯賦予功能。
由此，貫通電流檢測邏輯發(fā)生裝置能夠起到用NOR門構(gòu)成運算處理是否檢測出了貫通電流的邏輯門的效果。
如果依據(jù)本發(fā)明第8方案的輸出緩沖電路，則貫通電流檢測邏輯發(fā)生裝置包括把與對應于第3電位的邏輯相同的邏輯和與對應于第4電位的邏輯互補的邏輯的邏輯積的否定作為貫通檢測信號輸出的邏輯門，在接受了與對應于貫通檢測信號的邏輯互補的邏輯的情況下，強制邏輯賦予裝置進行第1邏輯賦予功能。
由此，貫通電流檢測邏輯發(fā)生裝置起到能夠用NAND門構(gòu)成運算處理是否檢測出了貫通電流的邏輯門的效果。
如果依據(jù)本發(fā)明第9方案的輸出緩沖電路，則貫通電流檢測邏輯發(fā)生裝置包括把與對應于第3電位的邏輯相同的邏輯和與對應于第4電位的邏輯互補的邏輯的邏輯積作為貫通檢測信號輸出的邏輯門，在接受了與對應于貫通檢測信號的邏輯互補的邏輯的情況下，強制邏輯賦予裝置進行第2邏輯賦予功能。
由此，貫通電流檢測邏輯發(fā)生裝置起到能夠用NAND門和反相門的組合構(gòu)成運算處理是否檢測出了貫通電流的邏輯門的效果。
如果依據(jù)本發(fā)明第10方案的輸出緩沖電路，則貫通電流檢測邏輯發(fā)生裝置包括把與對應于第3電位的邏輯互補的邏輯和與對應于第4電位的邏輯相同的的邏輯的邏輯和的否定進行輸出的邏輯門，在接受了與對應于貫通檢測信號的邏輯互補的邏輯的情況下，強制邏輯賦予裝置進行第2邏輯賦予功能。
由此，貫通電流檢測邏輯發(fā)生裝置起到能夠用NOR門構(gòu)成運算處理是否檢測出了貫通電流的邏輯門的效果。
如果依據(jù)本發(fā)明第11方案的輸出緩沖電路，則貫通電流檢測邏輯發(fā)生裝置包括把與對應于第3電位的邏輯相同的邏輯和與對應于第4電位的邏輯互補的邏輯的邏輯積的否定作為貫通檢測信號輸出的邏輯門，在接受了與對應于貫通檢測信號的邏輯相同的邏輯的情況下，強制邏輯賦予裝置進行第2邏輯賦予功能。
由此，貫通電流檢測邏輯發(fā)生裝置起到能夠用NAND門構(gòu)成運算處理是否檢測出了貫通電流的邏輯門的效果。
如果依據(jù)本發(fā)明第12方案的輸出緩沖電路，則第1導通控制元件包括門電路、具有連接在第1電位點和輸出點的一組電極的第1導電型的第1MOS晶體管、在第1導通控制元件的控制端與第1MOS晶體管的柵極之間串聯(lián)連接的第1數(shù)的反相門；第2導通控制元件包括門電路、具有連接在第2電位點和輸出點的一組電極的與第1導電型互補的第2導電型的第2MOS晶體管、在第2導通控制元件的控制端與第2MOS晶體管的柵極之間串聯(lián)連接的第2數(shù)的反相門，第2數(shù)與第1數(shù)具有偶數(shù)差。
由此，能夠把緩沖電路的最末級的結(jié)構(gòu)做成PMOS晶體管以及NMOS晶體管的組合，起到能夠制做為CMOS推挽緩沖型的效果。
如果依據(jù)本發(fā)明第13方案的輸出緩沖電路，則貫通電流檢測邏輯發(fā)生裝置包括把與對應于第3電位的邏輯相同的邏輯和與對應于第4電位的邏輯互補的邏輯的邏輯積作為貫通檢測信號輸出的邏輯門，在接受了與對應于貫通檢測信號的邏輯相同的邏輯的情況下，邏輯強制賦予裝置進行第1邏輯賦予功能。
由此，貫通電流檢測邏輯發(fā)生裝置起到能夠用NAND門和反相門的組合構(gòu)成運算處理是否檢測出了貫通電流的邏輯門的效果。
如果依據(jù)本發(fā)明第14方案的輸出緩沖電路，則貫通電流檢測邏輯發(fā)生裝置包括把與對應于第3電位的邏輯互補的邏輯和與對應于第4電位的邏輯相同的邏輯的邏輯和的否定進行輸出的邏輯門，在接受了與對應于貫通檢測信號的邏輯相同的邏輯的情況下，邏輯強制賦予裝置進行第1邏輯賦予功能。
由此，貫通電流檢測邏輯發(fā)生裝置起到能夠用NOR門構(gòu)成運算處理是否檢測出了貫通電流的邏輯門的效果。
如果依據(jù)本發(fā)明第15方案的輸出緩沖電路，則貫通電流檢測邏輯發(fā)生裝置包括把與對應于第3電位的邏輯相同的邏輯和與對應于第4電位的邏輯互補的邏輯的邏輯積的否定作為貫通檢測信號輸出的邏輯門，在接受了與對應于貫通檢測信號的邏輯互補的邏輯的情況下，邏輯強制賦予裝置進行第1邏輯賦予功能。
由此，貫通電流檢測邏輯發(fā)生裝置起到能夠用NAND門構(gòu)成運算處理是否檢測出了貫通電流的邏輯門的效果。
如果依據(jù)本發(fā)明第16方案的輸出緩沖電路，則貫通電流檢測邏輯發(fā)生裝置包括把與對應于第3電位的邏輯相同的邏輯和與對應于第4電位的邏輯互補的邏輯的邏輯積作為貫通檢測信號輸出的邏輯門，在接受了與對應于貫通檢測信號的邏輯互補的邏輯的情況下，邏輯強制賦予裝置進行第2邏輯賦予功能。
由此，貫通電流檢測邏輯發(fā)生裝置起到能夠用NAND門和反相門的組合構(gòu)成運算處理是否檢測出了貫通電流的邏輯門的效果。
如果依據(jù)本發(fā)明第17方案的輸出緩沖電路，則貫通電流檢測邏輯發(fā)生裝置包括把與對應于第3電位的邏輯互補的邏輯和與對應于第4電位的邏輯相同的邏輯的邏輯和的否定進行輸出的邏輯門，在接受了與對應于貫通檢測信號的邏輯互補的邏輯的情況下，邏輯強制賦予裝置進行第2邏輯賦予功能。
由此，貫通電流檢測邏輯發(fā)生裝置起到能夠用NOR門構(gòu)成運算處理是否檢測出了貫通電流的邏輯門的效果。
如果依據(jù)本發(fā)明第18方案的輸出緩沖電路，則貫通電流檢測邏輯發(fā)生裝置包括把與對應于第3電位的邏輯相同的邏輯和與對應于第4電位的邏輯互補的邏輯的邏輯積的否定作為貫通檢測信號輸出的邏輯門，在接受了與對應于貫通檢測信號的邏輯相同的邏輯的情況下，邏輯強制賦予裝置進行第2邏輯賦予功能。
由此，貫通電流檢測邏輯發(fā)生裝置起到能夠用NAND門構(gòu)成運算處理是否檢測出了貫通電流的邏輯門的效果。
如果依據(jù)本發(fā)明第19方案的輸出緩沖電路，則在第1電源電平系統(tǒng)中，包括至少根據(jù)擔負二進制邏輯的第1信號提供第3電位以及第4電位的信號電平變換電路，第1電位到第4電位在與第1電源電平系統(tǒng)不同的第2電源電平系統(tǒng)中，對應于二進制邏輯的某一個。
由此，輸出緩沖電路起到能夠做成具有信號電平變換功能的結(jié)構(gòu)的效果。
如果依據(jù)本發(fā)明第20方案的輸出緩沖電路，則在第1電源電平系統(tǒng)中，包括接受擔負二進制邏輯的一組的第2信號并輸出第1信號的輸出控制單元，根據(jù)第2信號，第3以及第4電位的組對應于第1以及第4邏輯的組，第2以及第3邏輯的組，或者第2以及第4邏輯的組。
由此，輸出緩沖電路起到能夠做成在信號電平變換電路的前級具有三態(tài)型的輸出控制單元的結(jié)構(gòu)。
如果依據(jù)本發(fā)明第21方案的輸出緩沖電路，則信號電平變換電路包括由多個MOS晶體管構(gòu)成的實行第1信號的邏輯處理的前半部分以及由多個MOS晶體管構(gòu)成的加入第3以及第4電位的后半部分，第2電源電平系統(tǒng)與第1電源電平系統(tǒng)相比較電位差加大，而且構(gòu)成后半部分的MOS晶體管的柵極絕緣膜比構(gòu)成前半部分的MOS晶體管的柵極絕緣膜厚。
由此，通過加厚包含在供給比較高電位的電源電平系統(tǒng)中的MOS晶體管的柵極絕緣膜，起到能夠避免絕緣破壞的效果。
如果依據(jù)本發(fā)明第22方案的輸出緩沖電路，則包括僅在貫通電流檢測裝置中所包含的檢測電路的啟動時間比特定時間長的情況下執(zhí)行強制邏輯賦予裝置的功能的條件附加裝置。
由此，在開關(guān)過渡時期這樣的流過貫通電流的邏輯狀態(tài)為一時性的情況下不需要加入強制邏輯時，起到能夠在啟動了的貫通檢測信號上加入反饋防止誤動作的效果。
如果依據(jù)本發(fā)明第23方案的輸出緩沖電路，則條件附加裝置包括根據(jù)特定時間使貫通檢測信號延遲后輸出延遲檢測信號的延遲元件以及在對應于貫通檢測信號的邏輯與對應于延遲檢測信號的邏輯的兩方都處于特殊邏輯狀態(tài)時啟動的邏輯門。
由此，延遲元件和邏輯門起到能夠判斷是否應該把強制邏輯進行反饋以防止誤動作的效果。
如果依據(jù)本發(fā)明第24方案的輸出緩沖電路，則延遲元件由偶數(shù)個反相門構(gòu)成。
由此，邏輯門的輸入端子能夠接受不改變邏輯電平而僅提供了傳遞時間的延遲的信號，從而起到能夠進行設定使得更微細地加入上述反饋的效果。
附圖的簡單說明第1圖是示出以往技術(shù)的結(jié)構(gòu)的電路圖。
第2圖是示出以往技術(shù)的結(jié)構(gòu)的剖面圖。
第3圖是示出以往技術(shù)的結(jié)構(gòu)的其它的電路圖。
第4圖是示出以往技術(shù)的結(jié)構(gòu)的其它的剖面圖。
第5圖是示出本發(fā)明實施形態(tài)1的結(jié)構(gòu)的電路圖。
第6圖是示出本發(fā)明實施形態(tài)2的結(jié)構(gòu)的電路圖。
第7圖是示出本發(fā)明實施形態(tài)3的結(jié)構(gòu)的電路圖。
第8圖是示出本發(fā)明實施形態(tài)4的結(jié)構(gòu)的電路圖。
第9圖是示出本發(fā)明實施形態(tài)5的結(jié)構(gòu)的電路圖。
第10圖是示出本發(fā)明實施形態(tài)6的結(jié)構(gòu)的電路圖。
第11圖是示出本發(fā)明實施形態(tài)1的變形例結(jié)構(gòu)的電路圖。
第12圖是示出本發(fā)明實施形態(tài)2的變形例結(jié)構(gòu)的電路圖。
第13圖是示出本發(fā)明實施形態(tài)3的變形例結(jié)構(gòu)的電路圖。
第14圖是示出本發(fā)明實施形態(tài)4的變形例結(jié)構(gòu)的電路圖。
第15圖是示出本發(fā)明實施形態(tài)5的變形例結(jié)構(gòu)的電路圖。
第16圖是示出本發(fā)明實施形態(tài)6的變形例結(jié)構(gòu)的電路圖。
第17圖是示出本發(fā)明實施形態(tài)1的電路圖的通常動作時的定時流程圖。
第18圖是示出本發(fā)明實施形態(tài)1的電路圖的異常動作時的定時流程圖。
用于實施本發(fā)明的最佳形態(tài)以下，為了更詳細地說明本發(fā)明，根據(jù)


用于實施本發(fā)明的最佳形態(tài)。
實施形態(tài)1第5圖是示出本發(fā)明實施形態(tài)1的輸出緩沖電路結(jié)構(gòu)的電路圖，示出具有信號變換功能的半導體集成電路裝置的輸入輸出電路的結(jié)構(gòu)。圖中，1是輸入輸出端子，2是控制端子，3是輸入端子，4a、4b是分別供給第1電源電位VDD1的第1電源電位點、供給第2電源電位VDD2的第2電源電位點，5是供給接地電位GND的接地電位點，6是輸入輸出控制電路，7a、7b分別是第1變換電路塊以及第2變換電路塊，7是由第1變換電路塊7a以及第2變換電路塊7b構(gòu)成的信號電平變換電路，8a是緩沖電路，51是第1復位電路，這些電路構(gòu)成輸出緩沖電路9a。另外，10是輸入緩沖器，11是靜電保護電路。
輸入輸出端子1上經(jīng)過輸入緩沖器10連接著內(nèi)部電路。另外，在輸入輸出端子1上經(jīng)過輸出緩沖電路9a，連接著接受來自內(nèi)部電路的控制信號IN1的控制端子2，接受來自內(nèi)部電路的輸出信號IN2的輸入端子3。
靜電保護電路11通過在從輸入輸出端子1輸入高電位的外部輸入信號時成為低阻狀態(tài)，輸入低電位或者動作電壓的外部輸入信號時成為高阻狀態(tài)，起到保護輸入輸出電路免遭靜電破壞的作用。靜電保護電路12例如由襯底上的結(jié)二極管，擴散區(qū)，使用了多晶硅層的電阻元件的組合構(gòu)造形成。
第5圖中，「VDD1←」表示用作為內(nèi)部電路的電源電壓的第1電源電位VDD1進行驅(qū)動的電路的范圍，「VDD2→」表示用第2電源電位VDD2進行驅(qū)動的電路的范圍。這里，VDD2＞VDD1＞GND。
輸入緩沖器10由使得根據(jù)第2電源電位VDD2和接地電位GND規(guī)定了“H”電平、“L”電平的外部輸入信號的信號電平變換為根據(jù)第1電源電位VDD1和接地電位GND規(guī)定了“H”電平、“L”電平的信號的電路和輸入驅(qū)動電路構(gòu)成。
輸出緩沖電路9a主要由輸入輸出控制電路6、信號電平變換電路7、緩沖電路8a構(gòu)成，控制端子2以及輸入端子3連接著輸入輸出控制電路6。輸入輸出控制電路6對信號電平變換電路7進行輸出，信號電平變換電路7對緩沖電路8a經(jīng)過連接點N13，N23進行輸出。
輸入輸出控制電路6由反相門G1～G3和二輸入NOR門G4、二輸入NAND門G5構(gòu)成，構(gòu)成三態(tài)型的輸入輸出的控制電路。
反相門G1連接控制端子2，反相門G2連接輸入端子3。反相門G3的輸入端子連接反相門G1的輸出端子，二輸入NAND門G5的第1輸入端子連接反相門G1的輸出端子，其第2輸入端子分別連接反相門G2的輸出端子。另外，二輸入NOR門G4的第1輸入端子連接反相門G3的輸出端子，其第2輸入端子連接反相門G2的輸出端子。NOR門G4的輸出端子連接到連接點N10上，NAND門G5的輸出端子連接到連接點N20上并連接下一級的信號電平變換電路7前半部分的第1變換電路塊7a。
信號電平變換電路7具有PMOS晶體管Q1、Q7以及NMOS晶體管Q2、Q8，NMOS晶體管Q3、Q9和構(gòu)成閂鎖型電平變換電路的PMOS晶體管Q4、Q5、Q10、Q11和NMOS晶體管Q6、Q12。
另外，信號電平變換電路7由被提供第1電源電位以及接地電位GND而工作的前半部分的第1變換電路塊7a和被提供第2電源電位以及接地電位GND而工作的后半部分的第2變換電路塊7b構(gòu)成。
在第1變換電路塊7a中，構(gòu)成第1反相器的PMOS晶體管Q1和NMOS晶體管Q2的柵極電極連接輸入輸出控制電路6的輸出點N10，構(gòu)成第2反相器的PMOS晶體管Q7和NMOS晶體管Q8的柵極電極連接輸入輸出控制電路6的輸出點N20。另外，傳輸門Q3的源極電極連接作為PMOS晶體管Q1以及NMOS晶體管Q2的漏極電極的連接點N11，柵極電極連接第1電源電位點4a。傳輸門Q9的源極電極連接作為PMOS晶體管Q7以及NMOS晶體管Q8的漏極電極的連接點N21，柵極電極連接第1電源電位點4a。
第2變換電路塊7b中包括第1以及第2閂鎖電路。
首先，第1閂鎖電路構(gòu)成如下。PMOS晶體管Q5的源極電極連接第2電源電位點4b，柵極電極連接作為傳輸門3的漏極電極的連接點N12，NMOS晶體管Q6的源極電極連接接地電位點5，柵極電極連接到連接點12。另外，PMOS晶體管Q4的源極電極連接第2電源電位點4b，柵極電極連接作為PMOS晶體管Q5以及NMOS晶體管Q6的漏極的連接點N13。
其次，第2閂鎖電路構(gòu)成如下。PMOS晶體管Q11的源極電極連接第2電源電位點4b，柵極電極為傳輸門Q9的漏極電極連接到連接點N22，NMOS晶體管Q12的源極電極連接接地電位點5，柵極電極連接到連接點N22。另外，PMOS晶體管Q10的源極電極連接第2電源電位點4，柵極電極連接作為PMOS晶體管Q11以及NMOS晶體管Q12的漏極的連接點N23。
另外，信號電平變換電路7有兩種信號傳輸路徑。一種是接受控制電路6的輸出(連接點N10)，在信號傳輸過程中變換信號電平并輸出到連接點N13的控制系統(tǒng)的信號傳輸路徑，另一種是接收控制電路6的輸出(連接點N20)，同樣地在信號傳輸過程中變換信號電平并輸出到連接點N23的輸出信號系統(tǒng)的信號傳輸路徑。從而，信號電平變換電路7成為具有兩個電平變換電路?？刂菩盘栂到y(tǒng)的第1電平變換電路由PMOS晶體管Q1、Q4、Q5以及NMOS晶體管Q2、Q3、Q6構(gòu)成。另一方面，輸出信號系統(tǒng)的第2電平變換電路由PMOS晶體管Q7、Q10、Q11以及NMOS晶體管Q2、Q9、Q12構(gòu)成。
另外，為避免絕緣破壞，與構(gòu)成輸入輸出控制電路6的MOS晶體管以及PMOS晶體管Q1、Q7，NMOS晶體管Q2、Q8的柵極絕緣膜相比，包括PMOS晶體管Q4、Q5、Q10、Q11，NMOS晶體管Q3、Q6、Q9、Q12，構(gòu)成緩沖電路8a的最末級NMOS晶體管Q13、Q14的MOS晶體管的柵極絕緣膜更厚。
緩沖電路8a由包括具有CMOS構(gòu)造的反相門G12～G18以及用NMOS晶體管Q13和NMOS晶體管Q14組成的最末級的推挽電路構(gòu)成。
緩沖電路8a中，反相門G12的輸入端經(jīng)過連接點N13連接信號電平變換電路7。反相門G14的輸入連接反相門G12的輸出端，反相門G16的輸入連接反相門G14的輸出端，G18的輸入連接G16的輸出端。反相門G18的輸出端經(jīng)過連接點N17連接PMOS晶體管Q13的柵極電極。從而，在連接點N13與連接點N15之間存在偶數(shù)級反相門，與提供給連接點N13的電位相對應的邏輯相同的邏輯所對應的電位經(jīng)過連接點N17，提供到PMOS晶體管Q13的柵極電極。
反相門G13的輸入端經(jīng)過連接點N23連接信號電平變換電路7。反相門G15的輸入連接反相門G13的輸出端，反相門G17的輸入連接反相門G15的輸出端，反相門G17的輸出端子經(jīng)過連接點N26連接NMOS晶體管Q14的柵極電極。從而，在連接點N23與連接點N26之間存在奇數(shù)級反相門，與提供給連接點N23的電位相對應的邏輯相反的邏輯所對應的電位經(jīng)過連接點N26，提供到NMOS晶體管Q14的柵極電極。
第1復位電路51由貫通電流檢測邏輯發(fā)生單元51a、條件附加單元51b以及強制邏輯賦予裝置51c構(gòu)成。
貫通電流檢測邏輯發(fā)生單元51a由第1輸入端子連接到連接點N15，第2輸入端子連接到連接點N24的NAND門G19和連接到該NAND門G19的輸出端子的反相門G20構(gòu)成。
條件附加單元51b由連接到反相門G20的輸出端子的偶數(shù)級反相門組成的延遲電路G21，第1輸入端子連接反相門G20的輸出端子，第2輸入端子連接延遲電路G21的輸出端子的NAND門G22，連接NAND門G22的輸出端子的反相門G23構(gòu)成。
強制邏輯賦予裝置51c由具有連接接地電位點5的源極電極，從反相門G23接受條件附加單元51b的輸出的柵極電極，連接作為第1電平變換電路的輸出端子的連接點N13的漏極電極的NMOS晶體管Q16構(gòu)成。
另外，第1復位電路51由MOS晶體管構(gòu)成，各個晶體管的柵極絕緣膜比構(gòu)成輸入輸出控制電路6以及第1變換電路塊7a的MOS晶體管的柵極絕緣膜厚。
說明如以上那樣構(gòu)成的輸入輸出電路的動作。第5圖所示的半導體集成電路裝置成為能夠把第1電源電位(VDD1)系統(tǒng)的供給到LSI內(nèi)部電路的信號進行電平變換，供給到LSI外部的第2電源電位(VDD2)系統(tǒng)的電子設備中的電路結(jié)構(gòu)。把電路的動作考慮為2個電源(VDD1和VDD2)正常加入到該輸入輸出電路情況下的通常動作狀態(tài)，以及電源投入時不加入2個電源中的內(nèi)部電路動作用的電源(VDD1)而僅加入外部電源(VDD2)情況下的異常動作狀態(tài)這兩種情況。
首先，說明第1電源電位VDD1、第2電源電位VDD2都正常地加入時的通常動作狀態(tài)。
如果控制信號IN1是“H”電平，則無論輸出信號IN2是“L”電平還是“H”電平，輸入輸出控制電路6的NOR門G4以及NAND門G5分別輸出“L”電平以及“H”電平。若經(jīng)過信號電平變換電路7用第1變換電路塊7a和第2變換電路塊7b反轉(zhuǎn)信號電平，則連接點N13、N22分別成為“L”電平(接地電位GND)，“H”電平(第2電源電位VDD2)。從而，“L”電平供給到N17、N26的雙方。接受該電平，緩沖電路8a的晶體管Q13、Q14的每一個都關(guān)斷，對于輸入輸出端子1，緩沖電路8a成為高阻狀態(tài)。由此不損傷提供給輸入輸出端子1的來自外部的信號而傳輸?shù)捷斎刖彌_器10中。
在控制信號IN1是“L”電平，輸出信號IN2是“L”電平的情況下，輸入輸出控制電路6的NOR門G4以及NAND門G5雙方都輸出“L”電平。如果經(jīng)過信號電平變換電路7則連接點N13、N23每一個都成為“L”電平。接受該電平，緩沖電路8a的晶體管Q13、Q14分別關(guān)斷、導通，在輸入輸出端子1上從接地電位點5輸出相當于接地電位GND的“L”電平。
這種情況下，“L”電平以及“H”電平分別加入到連接點N15、N24上，貫通電流檢測邏輯發(fā)生單元51a經(jīng)過NAND門G19和反相門G20把“L”電平傳送到條件附加單元51b。由于連接點N29的邏輯電平成為“L”電平，因此連接點N30、N31的邏輯電平分別成為“H”電平以及“L”電平。從而，強制邏輯賦予裝置51c的NMOS晶體管Q16成為關(guān)斷而不進行動作。
控制信號IN1是“L”電平，輸出信號IN2是“H”電平的情況下，輸入輸出控制電路6的NOR門G4以及NAND門G5雙方都輸出“H”電平。如果經(jīng)過信號電平變換電路7則連接點N13、N23每一個都成為“H”電平。從而，“H”電平以及“L”電平分別加入到N17、N26，接受該電平，緩沖電路8a的最末級晶體管Q13、Q14分別導通、關(guān)斷，在輸入輸出端子1上從第2電源電位點4b輸出相當于第2電源電位的“H”電平。
這種情況下，“H”電平以及“L”電平分別提供給N15、N24，貫通電流檢測邏輯發(fā)生單元51a把“L”電平傳送到條件附加單元51b。由于連接點N29的邏輯電平是“L”電平，因此連接點N30、N31的邏輯電平是分別是“H”電平以及“L”電平。從而，強制邏輯賦予裝置51c的NMOS晶體管Q13、Q14雙方都成為關(guān)斷而不進行動作。
這里，成為要輸出復位信號的問題的電路狀態(tài)是在最末級NMOS晶體管Q13、Q14雙方都同時導通的情況，是最末級NMOS晶體管Q13、Q14的柵極電極都成為“H”電平的時刻。然而，即使在通常動作中所發(fā)生的過渡開關(guān)時期，貫通電流檢測邏輯發(fā)生單元51a的第1NAND門G19的輸出在其第1輸入端子的連接點N24的信號從“L”電平變化到“H”電平，第2輸入端子的連接點N15的信號從“H”電平變化到“L”電平的情況下也都成為“H”電平，其結(jié)果第1NANDG19的輸出端輸出“L”電平(輸出復位信號)(后述第17圖的n27的波形)。這種過渡的開關(guān)時期的狀態(tài)雖然不是問題，但是輸出電路不能根據(jù)該復位信號被復位。
為了防止這一點，經(jīng)過反相器G20，由連接到條件附加單元51b的第2NAND門G22的第2輸入端子側(cè)的延遲電路G21，可以再次把被延遲的信號和原信號進行比較加以修正。另外，基于延遲電路G21的延遲時間必須是電路動作的周期T以下。
其結(jié)果，連接點N30的輸出成為“H”電平，條件附加單元51b的反相門G23的輸出如N31那樣成為“L”電平，強制邏輯賦予裝置51c的NMOS晶體管Q16關(guān)斷。從而，輸出緩沖電路9a不被復位，不影響輸出電路動作。
使用定時流程說明該通常動作時的第1復位電路51的動作。
第17圖是示出在實施形態(tài)1的輸入輸出電路中同時提供第1電源電位VDD1以及第2電源電位VDD2的通常狀態(tài)下的第1復位電路51的動作的定時流程。圖中，n24、n15、n27、n28，n29、n30、n31分別對應于實施形態(tài)1中的第5圖的連接點N24、N15、N27、N28、N29、N30、N31。
例如，輸入輸出狀態(tài)在控制信號IN1是“L”電平，輸出信號IN2是“H”電平時，連接點N24是“L”電平，連接點N15是“H”電平。另外，在控制信號IN1是“L”電平，輸出信號IN2是“L”電平時，連接點N24是“H”電平，連接點N15是“L”電平。
這種情況下，控制信號IN1是“L”電平，輸出信號IN2是“H”電平，這里，連接點N13、N23的邏輯電平以周期T反復進行“H”電平與“L”電平的翻轉(zhuǎn)，幾乎同時變化。因此，連接點N15、N24也以周期T反復變化“H”電平與“L”電平。然而，N15中的邏輯變換比與在連接點N14、N15之間僅通過反相門G14的部分即δ部分的N24的邏輯變換慢。從而，盡管處于通常動作狀態(tài)，然而由于是過渡開關(guān)期間所以連接點N27中發(fā)生脈寬δ。不過，該脈沖在延遲電路G21中延遲了延遲時間τ后到達連接點N28，如果脈寬δ比延遲時間τ短，則連接點N30、N31的邏輯電平分別保持“H”電平以及“L”的電平不變。從而，在不需要的情況不加入強制邏輯。
為了實現(xiàn)這種所希望的動作，最好把延遲時間τ設定為大于脈沖寬度(由門電路延遲引起的延遲時間)，必須比周期T小。否則，被傳送到連接點N29的下一個脈沖的邏輯積成為“H”電平。
其次，說明異常電源動作時的情況。
成為問題的狀態(tài)如上所述是最末級NMOS晶體管Q13、Q14雙方同時導通的狀態(tài)，緩沖器最末級NMOS晶體管Q13、Q14的柵極電極同時成為“H”電平的時刻。原因是由于不加入第1電源電位(VDD1)，僅加入第2電源電位(VDD2)，因此在信號電平變換電路7的部分中來自用第1電源電位驅(qū)動的電路的輸出信號不確定，接受這些輸出用第2電源電位驅(qū)動的電路的輸出不確定，例如，信號電平變換電路的輸出如果成為N13是“H”電平，N23是“L”電平的狀態(tài)，則在緩沖器最末級的NMOS晶體管Q13、Q14中從第2電源電位向接地電位流過電流。為解決這一點，第1復位電路51可以用緩沖電路8a檢測這樣的狀態(tài)，并反饋到前級的信號電平變換電路7的輸出的連接點。
使用定時流程說明該異常動作時的第1復位電路51的動作。
第18圖是示出在實施形態(tài)1的輸入輸出電路中不加入第1電源電位VDD1的狀態(tài)下加入了第2電源電位VDD2的異常時的第1復位電路51的動作的定時流程。
圖中，n24～n31對應于實施形態(tài)1的第5圖的連接點N24～N31。
在貫通電流檢測邏輯發(fā)生單元51a的第1NAND門G19的第1輸入端子、第2輸入端子上，分別接受第18圖的n15、n24那樣的固定為“H”電平的信號，其輸出(波形n27)以固定為“L”電平的狀態(tài)輸入到第1反相器G20。把其輸出(波形n28)經(jīng)過條件附件單元51b的延遲電路G21輸入到第2NAND門G22的第1輸入端子的信號(波形n29)與直接輸入到上述第2NAND門G22的第1輸入端子的信號(波形n28)進行比較·運算，其結(jié)果，上述第2NAND門G22的輸出成為“L”電平輸出(波形n30)，經(jīng)過第2反相器G23成為“H”電平輸出(波形n31)，NMOS晶體管Q13導通。
其結(jié)果，連接點N13成為“L”電平，最末級NMOS晶體管Q13的柵極電極輸入“L”電平，Q13關(guān)斷。這里，在連接點N23的電位成為了“L”電平的情況下，最末級NMOS晶體管Q14的柵極電極上輸入“H”電平，Q14導通。然而，由于Q13關(guān)斷，因此即使Q14導通也不從第2電源電位向接地電位流過電流。
如以上那樣，如果依據(jù)本實施形態(tài)1，只要把處于“H”電平狀態(tài)的第1信號電平變換電路的輸出復位為“L”電平就能夠起到消除在緩沖器最末級中的異常貫通電流的效果。
其次，說明該實施形態(tài)1的變形例。
第11圖是該變形例的電路結(jié)構(gòu)。圖中，緩沖電路8b以外的電路結(jié)構(gòu)由于與第5圖所示的實施形態(tài)1的情況相同，因此在相同的部分上標注相同的符號并且省略重復說明。
與上述緩沖電路8a的不同之點在于，該緩沖電路8b傳輸“H”電平信號的反相門用G12、G14、G16這樣的奇數(shù)級反相門鏈構(gòu)成。而且，緩沖器最末級，成為由源極電極連接第2電源電位點4b、柵極電極連接到連接點N16、漏極電極連接輸入輸出端子1的PMOS晶體管Q15和源極電極連接接地電位點5、柵極電極連接到連接點N26、漏極電極連接輸入輸出端子1的NMOS晶體管Q14組成的CMOS推挽緩沖器的電路結(jié)構(gòu)。另外，構(gòu)成緩沖電路8b的MOS晶體管的柵極絕緣膜由于用第2電源電位驅(qū)動，因此為了防止絕緣破壞，比構(gòu)成輸入輸出控制電路6以及第1變換電路塊7a的MOS晶體管的柵極絕緣膜厚。
依據(jù)該變形例的電路結(jié)構(gòu)，與實施形態(tài)1相同，起到只要把處于“H”電平狀態(tài)的第1信號電平變換電路的輸出復位為“L”電平就能夠消除緩沖器最末級中的異常貫通電流的效果。
實施形態(tài)2第6圖是示出本發(fā)明實施形態(tài)2的輸出緩沖電路的結(jié)構(gòu)的電路圖，示出具有電平變換功能的半導體集成電路裝置的輸入輸出電路的結(jié)構(gòu)。圖中，第2復位電路52以外的電路結(jié)構(gòu)由于與第5圖所示的實施形態(tài)1相同，因此在相同部分上標注相同的符號并且省略重復說明。
該實施形式2的第2復位電路52由貫通電流檢測邏輯發(fā)生單元52a，條件附件單元52b，強制邏輯賦予裝置52c構(gòu)成。
貫通電流檢測邏輯發(fā)生單元52a由第1輸入端子連接到連接點N16、第2輸入端子連接到連接點N25的NOR門G24構(gòu)成。
條件附加單元52b由連接到NOR門G24的輸出端子的偶數(shù)級反相門組成的延遲電路G25，第1輸入端子連接到NOR門G24的輸出端子，第2輸入端子連接到延遲電路G25的輸出端子的NAND門G26，連接到該NAND門G26的輸出端子的反相門G27構(gòu)成。
強制邏輯賦予裝置52c由具有連接接地電位點5的源極電極，從反相門G27接受條件附加單元52b的輸出的柵極電極，連接作為第1電平變換電路的輸出端子的連接點N13的漏極電極的NMOS晶體管Q16構(gòu)成。
另外，第2復位電路52由MOS晶體管構(gòu)成，各個晶體管的柵極絕緣膜比構(gòu)成輸入輸出控制電路6以及第1變換電路塊7a的MOS晶體管的柵極絕緣膜厚。
說明以上那樣構(gòu)成的輸入輸出電路的動作。電路的動作考慮第1以及第2電源電位(VDD1和VDD2)正常地加入到該緩沖電路9a時的通常動作狀態(tài)，以及在電源投入時，不加入2個電源中內(nèi)部電路動作用的第1電源電位VDD1僅加入外部電源用的第2電源電位VDD2的異常動作狀態(tài)這兩種狀態(tài)。
通常動作時的電路動作與上述實施形態(tài)1相同。這時第2復位電路52發(fā)生作用使得NAND門G26輸出“H”電平，反相門G27的輸出成為“L”電平，提供給NMOS晶體管Q13的柵極。其結(jié)果，由于NMOS晶體管Q16成為關(guān)斷狀態(tài)，因此強制邏輯賦予裝置52c不動作，從而不影響緩沖電路9a的輸出動作。
其次說明異常電源動作時的動作。成為問題的狀態(tài)是緩沖器最末級的NMOS晶體管Q13、Q14雙方同時導通，即，該NMOS晶體管Q13、Q14的柵極電極同時成為“H”的時刻。原因如上述實施形態(tài)1所述，由于不加入第1電源電位(VDD1)，僅加入第2電源電位(VDD2)，因此來自信號電平變換電路7的部分中用第1電源電位驅(qū)動的電路的輸出信號不確定，接受這些輸出，用第2電源電位驅(qū)動的電路的輸出不確定，例如，信號電平變換電路7的輸出如果成為N13是“H”電平，N23是“L”電平的狀態(tài)，則在緩沖器最末級的NMOS晶體管Q13、Q14上從第2電源電位向接地電位流過貫通電流。為解決這一點，第2復位電路52可以用緩沖電路8a檢測這樣的狀態(tài)，進行了某些邏輯操作以后反饋到前級的信號電平變換電路7。
在成為問題的最末級的NMOS晶體管Q13和Q14都導通的狀態(tài)時，位于貫通電流檢測邏輯發(fā)生單元52a中的NOR門G24的第1輸入端子、第2輸入端子分別接受被固定為“L”電平的信號，輸出“H”電平，把其輸出經(jīng)過位于條件附件單元52b中的延遲電路G25輸入到NAND門G26的第2輸入端子的信號與直接輸入到上述NAND門G26的第1輸入端子的信號進行比較，其結(jié)果，該NAND門G26的輸出成為“L”電平輸出，經(jīng)過反相門G27成為“H”電平輸出，強制邏輯賦予裝置52c的NMOS晶體管Q16導通。
其結(jié)果，連接點N13成為“L”電平，在最末級NMOS晶體管Q13的柵極電極上，輸入“L”電平，Q13關(guān)斷。另外，連接點N23的電位成為了“L”電平時，在最末級NMOS晶體管Q14的柵極電極上，輸入“H”電平，Q14導通。然而，由于Q13關(guān)斷，因此即使Q14導通也不從第2電源電位向接地電位流過電流。
如以上那樣，如果依據(jù)該實施形態(tài)2，則起到只要把處于“H”電平狀態(tài)的第1信號電平變換電路的輸出復位為“L”電平就可以消除緩沖器最末級中的異常貫通電流的效果。
其次，說明本實施形態(tài)2的變形例。
第12圖是該變形例的電路結(jié)構(gòu)同。圖中，緩沖電路8b以外的電路結(jié)構(gòu)由于與第6圖所示的實施形態(tài)2的情況相同，因此在相同部分上標注相同的符號并且省略重復說明。
與上述緩沖電路8a的不同之點與在上述實施形態(tài)1中敘述的內(nèi)容相同。
依據(jù)該變形例2的電路結(jié)構(gòu)，與實施形態(tài)1相同，起到只要把處于“H”電平狀態(tài)第1信號電平變換電路的輸出復位為“L”電平就可以消除緩沖器最末級中的異常貫通電流的效果。
實施形態(tài)3第7圖是示出本發(fā)明實施形態(tài)3的輸出緩沖電路的結(jié)構(gòu)的電路圖，示出具有信號電平變換功能的半導體集成電路裝置的輸入輸出電路的結(jié)構(gòu)。圖中，第3復位電路53以外的電路結(jié)構(gòu)由于與第5圖所示的實施形態(tài)1的情況相同，因此在相同部分上標注相同的符號并且省略重復說明。
實施形態(tài)3的第3復位電路53由貫通電流檢測邏輯發(fā)生單元53a，條件附加單元53b，強制邏輯賦予裝置53c構(gòu)成。
貫通電流檢測邏輯發(fā)生單元53a由第1輸入端子連接到連接點N15、第2輸入端子連接到連接點N24的NAND門G28構(gòu)成。
條件附加單元53b由連接到NAND門G28的輸出端子的偶數(shù)級反相門組成的延遲電路G29，和第1輸入端子連接到DNAND門G28的輸出端子、第2輸入端子連接到延遲電路G29的輸出端子的NOR門G30構(gòu)成。
強制邏輯賦予裝置53c由具有連接接地電位點5的源極電極，接受條件附件單元53b的輸出的柵極電極，連接作為第1電平變換電路的輸出端子的連接點N13的漏極電極的NMOS晶體管Q16構(gòu)成。
另外，第3復位電路53由MOS晶體管構(gòu)成，各個晶體管的柵極絕緣膜比構(gòu)成輸入輸出控制電路6以及第1變換電路塊7a的MOS晶體管的柵極絕緣膜厚。
說明如以上那樣構(gòu)成的電路的動作。電路的動作如上所述，考慮通常動作狀態(tài)和異常動作狀態(tài)這兩種狀態(tài)。
首先，通常動作時的電路動作與上述實施形態(tài)1相同。這時，第3復位電路53進行動作使得條件附加單元53b的NOR門G30最終輸出“L”電平，由此提供給強制邏輯賦予裝置53c的NMOS晶體管Q16的柵極。其結(jié)果，NMOS晶體管Q16成為關(guān)斷狀態(tài)不影響輸出動作。延遲電路G29的作用與實施形態(tài)1的情況相同。
其次說明異常電源動作時的動作。成為問題的狀態(tài)是最末級NMOS晶體管Q13、Q14雙方同時導通的情況，即，緩沖器最末級NMOS晶體管Q13、Q14的柵極電極都成為“H”電平的時刻。其原因·解決方法與實施形態(tài)1以及2中敘述的相同，因此在這里省略。
電平變換電路7的輸出成為在N13、N23分別是“H”電平，“L”電平，因此在最末級的NMOS晶體管Q13、Q14都成為導通狀態(tài)時，在NAND門G28的第1輸入端子、第2輸入端子上分別接受被固定為“H”電平的信號，輸出“L”電平，把其輸出經(jīng)過延遲電路G29輸入到NOR門G30的第2輸入端子的信號與直接輸入到上述NOR門G30的第1輸入端子的信號進行比較。
其結(jié)果，條件附加單元53b的NOR門G30的輸出成為“H”電平輸出，強制邏輯賦予裝置53c的NMOS晶體管Q16成為導通狀態(tài)。其結(jié)果，連接點N13成為接地電位的“L”電平，在最末級NMOS晶體管Q13的柵極電極上，輸入“L”電平，Q13成為關(guān)斷狀態(tài)。另外，連接點N23的電位成為了“L”電平時，在最末級NMOS晶體管Q14的柵極電極上，輸入“H”電平，Q14導通。然而，由于Q13關(guān)斷因此即使Q14導通，也不從第2電源電位向接地電位流過電流。
如以上所述，如果依據(jù)該實施形態(tài)3，則起到只要把處于“H”電平狀態(tài)的第1信號電平變換電路的輸出復位為“L”電平就可以消除緩沖器最末級中的異常貫通電流的效果。
其次，說明該實施形態(tài)3的變形例。
第13圖是該變形例的電路結(jié)構(gòu)圖。圖中，緩沖電路8b以外的電路結(jié)構(gòu)由于與第7圖所示的實施形態(tài)3的情況相同，因此在相同部分上標注相同的符號并且省略重復說明。
與上述緩沖電路8a的不同之點與上述實施形態(tài)1中敘述的內(nèi)容相同。
依據(jù)該變形例的電路結(jié)構(gòu)，與實施形態(tài)3相同，起到只要把處于“H”電平狀態(tài)的第1信號電平變換電路的輸出復位為“L”電平就可以消除緩沖器最末級中的異常貫通電流的效果。
實施形態(tài)4第8圖是示出本發(fā)明實施形態(tài)4的輸出緩沖電路的結(jié)構(gòu)的電路圖，示出具有信號電平變換功能的半導體集成電路裝置的輸入輸出電路的結(jié)構(gòu)。圖中，第4復位電路54以外的電路結(jié)構(gòu)由于與第5圖所示的實施形態(tài)1的情況相同，因此在相同部分上標注相同的符號并且省略說明。
該實施形態(tài)4的復位電路54由貫通電流檢測邏輯發(fā)生單元54a，條件附加單元54b，強制邏輯賦予裝置54c構(gòu)成。
貫通電流檢測邏輯發(fā)生單元54a由第1輸入端子連接到連接點N15、第2輸入端子連接到連接點N24的NAND門G19，連接NAND門G19的輸出端子的反相門G20構(gòu)成。
條件附加單元54b由連接反相門G20的輸出端子的偶數(shù)級反相門組成的延遲電路G21，和第1輸入端子連接反相門G20的輸出端子、第2輸入端子連接延遲電路G21的輸出端子的NAND門G22構(gòu)成。
強制邏輯賦予裝置54c由具有連接到第2電源電位點4b的源極電極，接受條件附件單元54b的輸出的柵極電極，連接到作為第2電平變換電路的輸出端子的連接點N23的漏極電極的PMOS晶體管Q17構(gòu)成。
另外，第4復位電路54由MOS晶體管構(gòu)成，各個晶體管的柵極絕緣膜比構(gòu)成輸入輸出控制電路6以及第1變換電路塊7a的MOS晶體管的柵極絕緣膜厚。
說明如以上那樣構(gòu)成的電路動作。電路的動作如上所述，考慮通常動作狀態(tài)和異常動作狀態(tài)這兩種狀態(tài)。第4復位電路的結(jié)構(gòu)及其電路動作幾乎與實施形態(tài)1的情況相同。從而，第17圖、第18圖所示的定時流程的動作波形中除n31以外與該復位電路54的波形相同。
說明通常動作時的第4復位電路54的動作。
輸入輸出狀態(tài)是在控制信號IN1為“L”電平時成為輸出狀態(tài)的情況。輸出信號IN2是“H”電平輸入時，如果經(jīng)過輸入輸出控制電路6以及信號電平變換電路7，則連接點N24是“L”電平，連接點N15成為“H”電平，這一點與上述相同。同樣，在輸出信號IN2是“L”電平輸入時，連接點N24是“H”電平，連接點N15是“L”電平。
成為要輸出復位信號的問題的電路狀態(tài)是最末級NMOS晶體管Q13、Q14雙方同時導通的情況，即最末級NMOS晶體管Q13、Q14的柵極電極都成為“H”電平的情況。與此相對應，在條件附加單元54b中，把由連接到第2NAND門G22的第2輸入端子的延遲電路G21延遲了的信號與輸入到第1輸入端子的未處理的信號進行比較。這時，基于延遲電路G21的延遲時間必須是電路動作的周期T以下。其結(jié)果，連接點N30中的輸出成為“H”電平，PMOS晶體管Q17關(guān)斷，電路不被復位。從而，不影響輸出電路動作。
其次，用第18圖的定時流程說明異常電源動作時的第4復位電路54的動作。這種情況下成為問題的狀態(tài)如上所述是最末級NMOS晶體管Q13、Q14的柵極電極都成為“H”電平的時刻。其原因·解決方法由于與上述相同因此在這里省略。
在第1NAND門G19的第1輸入端子、第2輸入端子上，分別接受第18圖的n15、n24那樣的被固定為“H”電平的信號，其輸出(波形n27)輸入到第1反相器G20。把其輸出(波形n28)經(jīng)過延遲電路G21輸入到第2NAND門G22的第1輸入端子的信號(波形n29)與直接輸入到上述G22的第1輸入端子的信號(波形n28)進行比較，其結(jié)果，G22的輸出成為“L”電平輸出(波形n30)，PMOS晶體管Q17導通，由此連接點N23的電位成為“H”電平，在最末級NMOS晶體管Q14的柵極電極上，輸入“L”電平，Q14關(guān)斷。從而，不從緩沖器最末級晶體管Q14、Q15的第2電源電位向接地電位流過電流。
如以上那樣，如果依據(jù)該實施形態(tài)4，則起到只要把處于“L”電平狀態(tài)的第2信號電平變換電路的輸出復位為“H”電平就可以消除緩沖器最末級中的異常貫通電流的效果。
其次，說明該實施形態(tài)4的變形例。
第14圖是該變形例的電路結(jié)構(gòu)圖。圖中，緩沖電路8b以外的電路結(jié)構(gòu)由于與第8圖所示的實施形態(tài)4的情況相同，因此在相同部分上標注相同的符號并且省略重復說明。
與上述緩沖電路8a的不同之點與上述實施形態(tài)1中敘述的內(nèi)容相同。
依據(jù)該變形例的電路結(jié)構(gòu)，與實施形態(tài)4相同，起到只要把處于“L”電平狀態(tài)的第2信號電平變換電路的輸出復位為“H”電平就可以消除緩沖器最末級中的異常貫通電流的效果。
實施形態(tài)5第9圖是示出本發(fā)明實施形態(tài)5的輸出緩沖電路的結(jié)構(gòu)的電路圖，示出具有信號變換功能的半導體集成電路裝置的輸入輸出電路的結(jié)構(gòu)。圖中，第5復位電路55以外的電路結(jié)構(gòu)由于與第5圖所示的實施形態(tài)1的情況相同，因此在相同部分上標注相同的符號并且省略重復說明。
該實施形態(tài)5的第5復位電路55由貫通電流檢測邏輯發(fā)生單元55a，條件附加單元55b，強制邏輯賦予裝置55c構(gòu)成。
貫通電流檢測邏輯發(fā)生單元55a由第1輸入端子連接到連接點N16、第2輸入端子連接到連接點N25的NOR門G24構(gòu)成。
條件附加單元55b由連接到NOR門G24的輸出端子的偶數(shù)級反相門組成的延遲電路G25，和第1輸入端子連接到NOR門G24的輸出端子、第2輸入端子連接到延遲電路G25的輸出端子的NAND門G26構(gòu)成。
強制邏輯賦予裝置55c由具有連接第2電源電位4b的源極電極，接受條件附加單元55b的輸出的柵極電極，連接到作為第2電平變換電路的輸出端子的連接點N23的漏極電極的PMOS晶體管Q17構(gòu)成。
另外，第5復位電路55由MOS晶體管構(gòu)成，各個晶體管的柵極絕緣膜比構(gòu)成輸入輸出控制電路6以及第1變換電路塊7a的MOS晶體管的柵極絕緣膜厚。
說明以上那樣構(gòu)成的電路動作。電路的動作如上所述，考慮通常動作狀態(tài)和異常動作狀態(tài)這兩種狀態(tài)。該復位電路的結(jié)構(gòu)以及其電路動作與實施形態(tài)1的情況相同。從而，第17圖、第18圖所示的動作波形中除n31以外，與第5復位電路55的波形相同。
首先，說明同時正常地加入第1電源電位VDD1、第2電源電位VDD2的通常動作狀態(tài)。這時的電路動作與上述實施形態(tài)2相同。這時第5復位電路55發(fā)生作用使得NAND門G26輸出“H”電平，提供給強制邏輯賦予裝置55c的PMOS晶體管Q17的柵極電極。其結(jié)果，PMOS晶體管Q17關(guān)斷，對輸出動作不產(chǎn)生影響。
其次說明異常電源動作時的動作。成為問題的狀態(tài)是最末級NMOS晶體管Q13、Q14雙方同時導通的情況，是在緩沖器最末級晶體管Q13、Q14上從第2電源電位向接地電位流過電流的狀態(tài)。原因如上所述，第5復位電路55如果用緩沖器8a(連接點N16、N25)檢測出這樣的狀態(tài)，向前級的電平變換電路7進行反饋則能夠加以解決。
如果更詳細的進行說明，則在緩沖器最末級的NMOS晶體管Q13、Q14都完全導通的狀態(tài)時，貫通電流檢測邏輯發(fā)生單元55b的NOR門G24的第1輸入端子、第2輸入端子上分別接受被固定為“L”電平的信號，輸出“H”電平，把其輸出經(jīng)過延遲電路G25輸入到NAND門G26的第2輸入端子的輸入信號與直接輸入到上述G26的第1輸入端子的信號進行比較，其結(jié)果，NAND門G26的輸出成為“L”電平輸出，PMOS晶體管Q17導通。通過PMOS晶體管Q17導通連接點N23的電位成為“H”電平，最末級NMOS晶體管Q14的柵極電極上，輸入“L”電平，Q14關(guān)斷。從而，緩沖器最末級晶體管Q13、Q14上，從第2電源電位向接地電位不流過貫通電流。
如以上那樣，如果依據(jù)該實施形態(tài)5，只要把處于“L”電平狀態(tài)的第2信號電平變換電路的輸出復位為“H”電平就可以起到消除緩沖器最末級中的異常貫通電流的效果。
其次，說明實施形態(tài)5的變形例。
第15圖是該變形例的電路結(jié)構(gòu)圖。圖中，緩沖電路8b以外的電路結(jié)構(gòu)由于與第9圖所示的實施形態(tài)5的情況相同，因此在相同部分上標注相同的符號并且省略重復說明。
與上述緩沖電路8a的不同之點與上述實施形態(tài)1中敘述的內(nèi)容相同。
依據(jù)該變形例的電路結(jié)構(gòu)，與實施形態(tài)5相同，只要把處于“L”電平狀態(tài)的第2信號電平變換電路的輸出復位為“H”電平就起到可以消除緩沖器最末級中的異常貫通電流的效果。
實施形態(tài)6第10圖是示出本發(fā)明實施形態(tài)6的輸出緩沖電路的結(jié)構(gòu)的電路圖，示出具有信號變換功能的半導體集成電路裝置的輸入輸出電路的結(jié)構(gòu)。圖中，第6復位電路56以外的電路結(jié)構(gòu)由于與第5圖所示的實施形態(tài)1的情況相同，因此在相同部分上標注相同的符號并且省略重復說明。
第6復位電路56由貫通電流檢測邏輯發(fā)生單元56a，條件附加單元56b，強制邏輯賦予裝置56c構(gòu)成。
貫通電流檢測邏輯發(fā)生單元56a由第1輸入端子連接到連接點N15、第2輸入端子連接到連接點N24的NAND門G28構(gòu)成。
條件附加單元56b由連接到NAND門G28的輸出端子的偶數(shù)級反相門組成的延遲電路G29，第1輸入端子連接到NAND門G28的輸出端子、第2輸入端子連接到延遲電路G29的輸出端子的NOR門G30，連接到NOR門G30的輸出端子的反相門G31構(gòu)成。
強制邏輯賦予裝置56c由具有連接到第2電源電位點4b的源極電極，從反相門G31接受條件附加單元56b的輸出的柵極電極，連接到作為第2電平變換電路的輸出端子的連接點N23的漏極電極的PMOS晶體管Q17構(gòu)成。
另外，第6復位電路56由MOS晶體管構(gòu)成，各個晶體管的柵極絕緣膜比構(gòu)成輸入輸出控制電路6以及第1變換電路塊7a的MOS晶體管的柵極絕緣膜厚。
說明以上那樣構(gòu)成的電路動作。電路的動作如上所述，考慮通常動作狀態(tài)和異常動作狀態(tài)這兩種狀態(tài)。該復位電路的結(jié)構(gòu)以及其電路動作與實施形態(tài)1的情況幾乎相同。從而，第17圖、第18圖所示的動作波形中除n31以外，與第5復位電路56的波形相同。
首先，說明同時正常地加入第1電源電位VDD1、第2電源電位VDD2的通常動作狀態(tài)。這時的電路動作與上述實施形態(tài)3相同。這時第6復位電路56發(fā)生作用使得NOR門G30輸出“L”電平，輸入到反相門G31。該反相門G31的輸出成為“H””電平，提供給下一級的PMOS晶體管Q17的柵極電極。其結(jié)果，Q17成為關(guān)斷狀態(tài)，對輸出動作不產(chǎn)生影響。延遲電路G29的作用與實施形態(tài)1的情況相同。
其次說明異常電源動作時的動作。這種情況下成為問題的狀態(tài)是最末級NMOS晶體管Q13、Q14雙方同時導通的情況，是從第2電源電位向接地電位流過電流的狀態(tài)。原因如上所述，第5復位電路56如果用緩沖器8a(連接點N15、N24都被固定為“H””電平的狀態(tài))檢測出這樣的狀態(tài)，向前級的電平變換電路7進行反饋則能夠加以解決。
如果更詳細的進行說明，則在緩沖器最末級的NMOS晶體管Q13、Q14都完全導通的狀態(tài)時，在NAND門G28的第1輸入端子、第2輸入端子上分別接受被固定為“H”電平的信號，輸出“L”電平，把其輸出經(jīng)過延遲電路G29輸入到NOR門G30的第2輸入端子的信號與直接輸入到上述NORG30的第1輸入端子的信號進行比較·運算，其結(jié)果，NOR門G30的輸出成為“H”電平輸出，該信號輸入到反相門G31，輸出“L”電平，輸入到PMOS晶體管Q17的柵極電極。其結(jié)果，PMOS晶體管Q17導通。通過PMOS晶體管Q17導通連接點N23的電位成為“H”電平，在最末級NMOS晶體管Q14的柵極電極上，輸入“L”電平，Q14關(guān)斷。從而，不從緩沖器最末級晶體管Q13、Q14的第2電源電位向接地電位流過電流。
如以上那樣，如果依據(jù)該實施形態(tài)6，只要把處于“L”電平狀態(tài)的第2信號電平變換電路的輸出復位為“H”電平就可以起到消除緩沖器最末級中的異常的貫通電流的效果。
其次，說明該實施形態(tài)6的變形例。
第16圖是該變形例的電路結(jié)構(gòu)圖。圖中，緩沖電路8b以外的電路結(jié)構(gòu)由于與第10圖所示的實施形態(tài)6的情況相同，因此在相同部分上標注相同的符號并且省略重復說明。
與上述緩沖電路8a的不同之點與上述實施形態(tài)1中敘述的內(nèi)容相同。
依據(jù)該變形例的電路結(jié)構(gòu)，與實施形態(tài)1相同，只要把處于“L”電平狀態(tài)的第2信號電平變換電路的輸出復位為“H”電平就可以起到消除緩沖器最末級中的異常貫通電流的效果。
權(quán)利要求
1.一種輸出緩沖電路，特征在于具備分別提供第1電位以及第2電位的第1電位點以及第2電位點；輸出點；具有提供與由第1邏輯以及與其互補的第2邏輯構(gòu)成的二進制邏輯的某一個相對應的第3電位的控制端，用于在第3電位與上述第1邏輯以及第2邏輯相對應的情況下使第1電位點與輸出點之間分別導通以及不導通的第1導通控制元件；具有提供與由第3邏輯以及與其互補的第4邏輯構(gòu)成的二進制邏輯的某一個相對應的第4電位的控制端，用于在上述第4電位與上述第3邏輯以及第4邏輯相對應的情況下使上述第2電位點與輸出點之間分別導通以及不導通的第2導通控制元件；輸出在上述第3電位以及第4電位分別與上述第1邏輯以及上述第3邏輯相對應的情況下啟動的貫通檢測信號的貫通電流檢測邏輯發(fā)生裝置；根據(jù)上述貫通檢測信號，進行在上述第1導通控制元件的控制端強制地加入第2邏輯的第1邏輯賦予功能和在上述第2導通控制元件的控制端強制地加入上述第4邏輯的第2邏輯賦予功能的某一種功能的強制邏輯賦予裝置。
2.如權(quán)利要求1中記述的輸出緩沖電路，特征在于第1邏輯以及第3邏輯處于互補的關(guān)系。
3.如權(quán)利要求2中記述的輸出緩沖電路，特征在于強制邏輯賦予裝置包括具有連接到第1導通控制元件的控制端的一端和提供與第2邏輯相對應的第5電位的另一端，通過貫通檢測信號的啟動而導通的第1切換裝置。
4.如權(quán)利要求2中記述的輸出緩沖電路，特征在于強制邏輯賦予裝置包括具有連接到第2導通控制元件的控制端的一端和提供與第4邏輯相對應的第5電位的另一端，通過貫通檢測信號的啟動而導通的第2切換裝置。
5.如權(quán)利要求2中記述的輸出緩沖電路，特征在于第1導通控制元件包括門電路、具有連接在第1電位點和輸出點的一組電極的第1導電型的第1MOS晶體管、在第1導通控制元件的控制端與上述第1MOS晶體管的上述柵極之間串聯(lián)連接的第1數(shù)的反相門，第2導通控制元件包括門電路、具有連接在第2電位點和輸出點的一組電極的第1導電型的第2MOS晶體管、在上述第2導通控制元件的控制端與上述第2MOS晶體管的上述柵極之間串聯(lián)連接的第2數(shù)的反相門，上述第2數(shù)與上述第1數(shù)具有奇數(shù)差。
6.如權(quán)利要求5中記述的輸出緩沖電路，特征在于貫通電流檢測邏輯發(fā)生裝置包括把與對應于第3電位的邏輯相同的邏輯和與對應于第4電位的邏輯互補的邏輯的邏輯積作為貫通檢測信號輸出的邏輯門，在接受了與對應于上述貫通檢測信號的邏輯相同的邏輯的情況下，強制邏輯賦予裝置進行第1邏輯賦予功能。
7.如權(quán)利要求5中記述的輸出緩沖電路，特征在于貫通電流檢測邏輯發(fā)生裝置包括把與對應于第3電位的邏輯互補的邏輯和與對應于第4電位的邏輯相同的邏輯的邏輯和的否定進行輸出的邏輯門，在接受了與對應于上述貫通檢測信號的邏輯相同的邏輯的情況下，強制邏輯賦予裝置進行第1邏輯賦予功能。
8.如權(quán)利要求5中記述的輸出緩沖電路，特征在于貫通電流檢測邏輯發(fā)生裝置包括把與對應于第3電位的邏輯相同的邏輯和與對應于第4電位的邏輯互補的邏輯的邏輯積的否定作為貫通檢測信號輸出的邏輯門，在接受了與對應于上述貫通檢測信號的邏輯互補的邏輯的情況下，強制邏輯賦予裝置進行第1邏輯賦予功能。
9.如權(quán)利要求5中記述的輸出緩沖電路，特征在于貫通電流檢測邏輯發(fā)生裝置包括把與對應于第3電位的邏輯相同的邏輯和與對應于第4電位的邏輯互補的邏輯的邏輯積作為貫通檢測信號輸出的邏輯門，在接受了與對應于上述貫通檢測信號的邏輯互補的邏輯的情況下，強制邏輯賦予裝置進行第2邏輯賦予功能。
10.如權(quán)利要求5中記述的輸出緩沖電路，特征在于貫通電流檢測邏輯發(fā)生裝置包括把與對應于第3電位的邏輯互補的邏輯和與對應于第4電位的邏輯相同的邏輯的邏輯和的否定進行輸出的邏輯門，在接受了與對應于上述貫通檢測信號的邏輯互補的邏輯的情況下，強制邏輯賦予裝置進行第2邏輯賦予功能。
11.如權(quán)利要求5中記述的輸出緩沖電路，特征在于貫通電流檢測邏輯發(fā)生裝置包括把與對應于第3電位的邏輯相同的邏輯和與對應于第4電位的邏輯互補的邏輯的邏輯積的否定作為貫通檢測信號輸出的邏輯門，在接受了與對應于上述貫通檢測信號的邏輯相同的邏輯的情況下，強制邏輯賦予裝置進行第2邏輯賦予功能。
12.如權(quán)利要求2中記述的輸出緩沖電路，特征在于第1導通控制元件包括門電路、具有連接在第1電位點和輸出點的一組電極的第1導電型的第1MOS晶體管、在上述第1導通控制元件的控制端與上述第1MOS晶體管的柵極之間串聯(lián)連接的第1數(shù)的反相門，第2導通控制元件包括門電路、具有連接在第2電位點和輸出點的一組電極的與第1導電型互補的第2導電型的第2MOS晶體管、在上述第2導通控制元件的控制端與上述第2MOS晶體管的上述柵極之間串聯(lián)連接的第2數(shù)的反相門，上述第2數(shù)與第1數(shù)具有偶數(shù)差。
13.如權(quán)利要求12中記述的輸出緩沖電路，特征在于貫通電流檢測邏輯發(fā)生裝置包括把與對應于第3電位的邏輯相同的邏輯和與對應于第4電位的邏輯互補的邏輯的邏輯積作為貫通檢測信號輸出的邏輯門，在接受了與對應于上述貫通檢測信號的邏輯相同的邏輯的情況下，邏輯強制賦予裝置進行第1邏輯賦予功能。
14.如權(quán)利要求12中記述的輸出緩沖電路，特征在于貫通電流檢測邏輯發(fā)生裝置包括把與對應于第3電位的邏輯互補的邏輯和與對應于第4電位的邏輯相同的邏輯的邏輯和的否定進行輸出的邏輯門，在接受了與對應于上述貫通檢測信號的邏輯相同的邏輯的情況下，邏輯強制賦予裝置進行第1邏輯賦予功能。
15.如權(quán)利要求12中記述的輸出緩沖電路，特征在于貫通電流檢測邏輯發(fā)生裝置包括把與對應于第3電位的邏輯相同的邏輯和與對應于第4電位的邏輯互補的邏輯的邏輯積的否定作為貫通檢測信號輸出的邏輯門，在接受了與對應于上述貫通檢測信號的邏輯互補的邏輯的情況下，邏輯強制賦予裝置進行第1邏輯賦予功能。
16.如權(quán)利要求12中記述的輸出緩沖電路，特征在于貫通電流檢測邏輯發(fā)生裝置包括把與對應于第3電位的邏輯相同的邏輯和與對應于第4電位的邏輯互補的邏輯的邏輯積作為貫通檢測信號輸出的邏輯門，在接受了與對應于上述貫通檢測信號的邏輯互補的邏輯的情況下，邏輯強制賦予裝置進行第2邏輯賦予功能。
17.如權(quán)利要求12中記述的輸出緩沖電路，特征在于貫通電流檢測邏輯發(fā)生裝置包括把與對應于第3電位的邏輯互補的邏輯和與對應于第4電位的邏輯相同的邏輯的邏輯和的否定進行輸出的邏輯門，在接受了與對應于上述貫通檢測信號的邏輯互補的邏輯的情況下，邏輯強制賦予裝置進行第2邏輯賦予功能。
18.如權(quán)利要求12中記述的輸出緩沖電路，特征在于貫通電流檢測邏輯發(fā)生裝置包括把與對應于第3電位的邏輯相同的邏輯和與對應于第4電位的邏輯互補的邏輯的邏輯積的否定作為貫通檢測信號輸出的邏輯門，在接受了與對應于上述貫通檢測信號的邏輯相同的邏輯的情況下，邏輯強制賦予裝置進行第2邏輯賦予功能。
19.如權(quán)利要求1中記述的輸出緩沖電路，特征在于在第1電源電平系統(tǒng)中，包括至少根據(jù)對擔負二進制邏輯的第1信號提供第3電位以及第4電位的信號電平變換電路，第1電位到第4電位在與第1電源電平系統(tǒng)不同的第2電源電平系統(tǒng)中，對應于二進制邏輯的某一個。
20.如權(quán)利要求19中記述的輸出緩沖電路，特征在于在第1電源電平系統(tǒng)中，包括接受擔負二進制邏輯的一組第2信號輸出第1信號的輸出控制單元，根據(jù)上述第2信號，第3以及第4電位的組對應于第1邏輯以及第4邏輯的組，第2邏輯以及第3邏輯的組，或者第2邏輯以及第4邏輯的組。
21.如權(quán)利要求19中記述的輸出緩沖電路，特征在于信號電平變換電路包括由多個MOS晶體管構(gòu)成的實行第1信號的邏輯處理的前半部分以及由多個MOS晶體管構(gòu)成的提供第3以及第4電位的后半部分，第2電源電平系統(tǒng)與第1電源電平系統(tǒng)相比較電位差加大，而且構(gòu)成上述后半部分的MOS晶體管的柵極絕緣膜比構(gòu)成上述前半部分的MOS晶體管的柵極絕緣膜厚。
22.如權(quán)利要求1中記述的輸出緩沖電路，特征在于包括僅在貫通電流檢測邏輯裝置中所包含的檢測電路的啟動時間比特定時間長的情況下執(zhí)行強制邏輯賦予裝置的功能的條件附加裝置。
23.如權(quán)利要求22中記述的輸出緩沖電路，特征在于條件附加裝置包括根據(jù)特定時間使貫通檢測信號延遲，輸出延遲檢測信號的延遲元件；在對應于上述貫通檢測信號的邏輯與對應于上述延遲檢測信號的邏輯的兩方都處于特殊邏輯狀態(tài)時啟動的邏輯門。
24.如權(quán)利要求23中記述的輸出緩沖電路，特征在于延遲元件由偶數(shù)個反相門構(gòu)成。
全文摘要
為了使得構(gòu)成推挽緩沖電路最末級的一組MOS晶體管中不流過貫通電流,設置在前級配置的分別從控制系統(tǒng)以及輸出系統(tǒng)的兩個反相門群接受信號進行延遲操作、邏輯判斷的復位電路,由此即使發(fā)生了由兩個電源系統(tǒng)構(gòu)成的輸入輸出電路在電源的接通、斷開時成為不確定,來自信號電平變換電路的信號輸出即使在上述最末級產(chǎn)生流過貫通電流的邏輯,也由于復位電路加入反饋強制地消除該邏輯,所以可以防止貫通電流。
文檔編號H03K19/00GK1254456SQ97182148
公開日2000年5月24日 申請日期1997年5月1日 優(yōu)先權(quán)日1997年5月1日
發(fā)明者谷口秀樹 申請人:三菱電機株式會社