專利名稱：：時(shí)鐘發(fā)生器的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及可以低壓控制的不受噪聲影響正確動(dòng)作的時(shí)鐘發(fā)生器。PLL(鎖相環(huán))已經(jīng)廣泛地用于各個(gè)領(lǐng)域，用來輸出與輸入時(shí)鐘信號(hào)同步但頻率倍增的時(shí)鐘信號(hào)。最近的微處理器工作在例如幾百兆赫那樣高的工作頻率，因此對(duì)于微處理器來說備有PLL是必需的。常規(guī)的PLL是模擬型的，通過充電泵控制存儲(chǔ)壓控振蕩器(VCO)控制電壓的電容器的電壓來控制振蕩的頻率。然而，這種常規(guī)的模擬型PLL很難在低電壓下加以控制，而且受噪聲的影響相當(dāng)大。此外，常規(guī)的PLL還有需要較長(zhǎng)時(shí)間才能達(dá)到穩(wěn)態(tài)、一旦沒有輸入時(shí)鐘便停振和需要很長(zhǎng)一段時(shí)間再重新開始工作等一系列問題。為了消除和解決上述這些缺點(diǎn)或問題，常規(guī)技術(shù)提供了各種方法。例如，在文獻(xiàn)1“利用數(shù)字CMOS標(biāo)準(zhǔn)單元的便攜式時(shí)鐘倍頻器”(“APortableClockMultiplierGeneratorUsingDigitalCMOSStandardCells”，MichelCombes，KarimDioary，andAlainGreiner，IEEEJournalofSolidStateCircuits，Vol.31，No.7，July，1996.)中揭示了一種利用數(shù)字延遲線的倍頻發(fā)生器。圖8示出了一種常規(guī)的倍頻器的方框圖。圖中1標(biāo)示的為觸發(fā)電路，2為分頻器，3為比較器，4為控制電路，而6和7都為延遲電路。圖9示出了圖8這種常規(guī)倍頻器10的工作波形。下面說明這種常規(guī)倍頻電路的工作情況。在圖8所示的常規(guī)倍頻電路的工作中，按照作為數(shù)字延遲線的延遲電路6、7的延遲時(shí)間的初始狀態(tài)，有可能進(jìn)入如圖9這個(gè)定時(shí)圖所示的從時(shí)刻T1至?xí)r刻T2的這段時(shí)間內(nèi)觸發(fā)電路1沒有脈沖輸出的狀態(tài)。在這種情況下，按照從輸入時(shí)鐘的上升沿(時(shí)刻T1)到使分頻器2的輸出信號(hào)M無效的延遲時(shí)間與從作為觸發(fā)電路1的輸出信號(hào)A的倍頻時(shí)鐘輸出信號(hào)的第四個(gè)脈沖的下降沿(時(shí)刻T1)到使輸出信號(hào)M有效的延遲時(shí)間之間的延遲時(shí)間差，有可能出現(xiàn)如圖9所示的從時(shí)刻T1至T2那樣的在輸入時(shí)鐘的一個(gè)周期內(nèi)使輸出信號(hào)M連續(xù)有效而不能輸出正確的倍頻輸出信號(hào)的問題。此外，作為上述原技術(shù)的文獻(xiàn)1所示的倍頻電路10還沒有論及輸入時(shí)鐘與分頻器2的輸出信號(hào)M之間的鎖相。因此，文獻(xiàn)1所提供的是功能不充分的PLL。另外，還有一種常規(guī)技術(shù)，用一個(gè)鎖相電路與圖8所示采用數(shù)字延遲線的倍頻電路10相配合。圖10示出了一種用鎖相電路與圖8所示采用數(shù)字延遲線的倍頻電路10配合而得到的常規(guī)時(shí)鐘產(chǎn)生電路15的方框圖。圖中10標(biāo)示的為圖8所示的倍頻電路，11為鎖相電路，12為形成鎖相電路11的數(shù)字延遲線，13為數(shù)字計(jì)數(shù)器，而14為比較器。下面將對(duì)這種常規(guī)時(shí)鐘產(chǎn)生電路的工作情況進(jìn)行說明。倍頻電路10輸出的倍頻時(shí)鐘輸出信號(hào)(輸出時(shí)鐘)輸入鎖相電路11的數(shù)字延遲線12，而數(shù)字延遲線12向外部輸出PLL輸出信號(hào)。比較器14將PLL輸出信號(hào)的相位與輸入時(shí)鐘的相位進(jìn)行比較，向數(shù)字延遲線12輸出比較結(jié)果，作為反饋信號(hào)，以便調(diào)整輸入時(shí)鐘與PLL輸出信號(hào)之間的延遲，使輸入時(shí)鐘與PLL輸出信號(hào)在相位上一致。然而，如圖10配置的常規(guī)時(shí)鐘產(chǎn)生電路15有一個(gè)缺點(diǎn)，由于例如在數(shù)字延遲線12的延遲時(shí)間大于輸入時(shí)鐘周期的情況下，根據(jù)由頻率信增電路10中的比較器3或鎖相電路11中的比較器14得出的比較結(jié)果進(jìn)行周期和相位補(bǔ)償需要許多時(shí)間，因此補(bǔ)償PLL輸出信號(hào)延遲的補(bǔ)償能力受到電壓、溫度等不良影響。圖11示出了圖10所示常規(guī)時(shí)鐘產(chǎn)生電路15的工作波形。如圖所示，在常規(guī)時(shí)鐘產(chǎn)生電路15的數(shù)字延遲線12的延遲時(shí)間鎖定為輸入時(shí)鐘周期的兩倍的情況下，在T4從頻率倍增電路10中的比較器3輸出的比較結(jié)果要在T4后延遲兩個(gè)輸入時(shí)鐘周期才從鎖相電路11輸出，作為PLL輸出信號(hào)。這就會(huì)導(dǎo)致補(bǔ)償能力差、由于在T5產(chǎn)生的是不正確的PLL輸出信號(hào)而使延遲補(bǔ)償?shù)牟僮鬟^程不能正確進(jìn)行的結(jié)果。圖12示出了常規(guī)數(shù)字延遲線12的配置方框圖。圖中17標(biāo)示的為一組形成數(shù)字延遲線12的延遲元，而18為從這組延遲元件中選擇一個(gè)元的選擇器。例如，在上述文獻(xiàn)1中和在文獻(xiàn)2“倍頻的零抖動(dòng)延遲鎖相環(huán)”(“MultifrequencyZero-Jitter-Delay-LockedLoop”，AunerEfendovich，et.，IEEEJournalofSolidstatecircuits.vl.19，No.1，Jannury，1994)中，選擇器18為了調(diào)整延遲時(shí)間選擇延遲元17中的一個(gè)元。然而，在具有這種配置的常規(guī)數(shù)字延遲線中，即使要求數(shù)字延遲線的延遲時(shí)間比較短，也必需接通全部延遲元17，從而耗費(fèi)了不必要的功率。圖13示出了另一種常規(guī)數(shù)字延遲線的配置方框圖。如圖所示，輸入端的位置利用控制信號(hào)“a”和“b”加以改變，使得每個(gè)延遲元可有選擇地激活，以便得到所需的延遲時(shí)間，從而減小了數(shù)字延遲線的功率損耗。然而，圖13所示的這種數(shù)字延遲線配置有一個(gè)缺點(diǎn)，例如，在時(shí)鐘產(chǎn)生電路工作時(shí)計(jì)數(shù)器值改變(即輸入端位置從節(jié)點(diǎn)“a”移至節(jié)點(diǎn)“b”)的情況下，在時(shí)刻T8會(huì)有不穩(wěn)定的電位加到輸出端“a”上，如圖14所示。如上所述，在用數(shù)字延遲線與常規(guī)時(shí)鐘產(chǎn)生電路配合的這種數(shù)字PLL中，由于數(shù)字延遲線的初始狀態(tài)會(huì)導(dǎo)致不能正確輸出作為倍頻電路10輸出信號(hào)的倍頻時(shí)鐘輸出信號(hào)的情況，而且由于鎖相電路11中的數(shù)字延遲線12的初始狀態(tài)，在根據(jù)倍頻電路10和鎖相電路11中的比較器3和14的比較結(jié)果計(jì)算出的數(shù)字延遲線的延遲時(shí)間的改變?cè)赑LL輸出信號(hào)中得到反映前就進(jìn)行接著的相位比較，因此有著對(duì)溫度和電壓的改變補(bǔ)償能力不足、鎖相困難的缺點(diǎn)。此外，如果數(shù)字延遲線中的所有延遲元都要接通，就會(huì)耗費(fèi)不必要的功率。然而，為了避免不必要的功率消耗而移動(dòng)數(shù)字延遲線的輸入位置，那么在計(jì)數(shù)器值改變時(shí)由于在數(shù)字延遲線的輸出端上會(huì)產(chǎn)生問題，很難正確鎖相。因此，本發(fā)明的目的是提出一種能克服上述這些問題的時(shí)鐘發(fā)生器，這種時(shí)鐘發(fā)生器容易在低電壓下進(jìn)行控制、受噪聲影響小、鎖相時(shí)間短、即使暫時(shí)沒有輸入時(shí)鐘也能使數(shù)字PLL正確動(dòng)作產(chǎn)生所需的時(shí)鐘，而且抖動(dòng)小、精度高。根據(jù)本發(fā)明的第一方面，本發(fā)明的時(shí)鐘發(fā)生器包括一個(gè)提供頻率為輸入時(shí)鐘信號(hào)的預(yù)定倍數(shù)的輸出時(shí)鐘信號(hào)的倍頻電路，所述倍頻電路由外來復(fù)位信號(hào)初始化，或在輸出時(shí)鐘信號(hào)在一個(gè)輸入時(shí)鐘周期內(nèi)的脈沖數(shù)少于預(yù)定倍數(shù)時(shí)初始化，從而即使在低電壓下也能可靠地對(duì)所要求的倍頻輸出時(shí)鐘信號(hào)進(jìn)行鎖相，而且無論計(jì)數(shù)器初始狀態(tài)的計(jì)數(shù)值如何都能可靠地得到高精度的所要求的倍頻輸出時(shí)鐘信號(hào)。根據(jù)本發(fā)明的第二方面，本發(fā)明的時(shí)鐘發(fā)生器中的倍頻電路包括一個(gè)對(duì)輸出時(shí)鐘信號(hào)的周期或相位進(jìn)行步進(jìn)延遲的第一延遲電路和一個(gè)設(shè)定第一延遲電路的延遲時(shí)間加以控制的第一計(jì)數(shù)器，在時(shí)鐘發(fā)生器開始工作時(shí)，或有外來復(fù)位信號(hào)輸入時(shí)，設(shè)定第一計(jì)數(shù)器內(nèi)的計(jì)數(shù)值，使得所述第一延遲電路的延遲時(shí)間為最小值，從而可以可靠地得到高精度的所要求的倍頻輸出時(shí)鐘信號(hào)。根據(jù)本發(fā)明的第三方面，本發(fā)明的時(shí)鐘發(fā)生器中的第一計(jì)數(shù)器的計(jì)數(shù)值按照使第一延遲電路的延遲時(shí)間改變量最小那樣的方式進(jìn)行更新，從而可以逐漸增大輸出時(shí)鐘的脈沖寬度，可靠地得到高精度的所要求的倍頻輸出時(shí)鐘信號(hào)。根據(jù)本發(fā)明的第四方面，本發(fā)明的時(shí)鐘發(fā)生器包括一個(gè)提供頻率為輸入時(shí)鐘信號(hào)的預(yù)定倍數(shù)的輸出時(shí)鐘信號(hào)的倍頻電路，它具有一個(gè)對(duì)輸出時(shí)鐘信號(hào)的周期或相位進(jìn)行步進(jìn)延遲的第一延遲電路和一個(gè)設(shè)定第一延遲電路的延遲時(shí)間加以控制的第一計(jì)數(shù)器；以及一個(gè)鎖相電路，它具有一個(gè)接收倍頻電路中的第一延遲電路所提供的輸出時(shí)鐘信號(hào)、使輸出時(shí)鐘信號(hào)延遲預(yù)定時(shí)間的第二延遲電路和一個(gè)設(shè)定第二延遲電路的延遲時(shí)間加以控制的第二計(jì)數(shù)器。倍頻電路還有一個(gè)初始值為第一值而在第一計(jì)數(shù)器的計(jì)數(shù)值在一段預(yù)定時(shí)間內(nèi)沒有改變時(shí)設(shè)定為第二值的第三計(jì)數(shù)器(1比特的觸發(fā)器)。在第三計(jì)數(shù)器的計(jì)數(shù)值從第一值變?yōu)榈诙禃r(shí)，設(shè)定第二計(jì)數(shù)器的計(jì)數(shù)值，使得第二延遲電路的延遲時(shí)間等于或稍大于第一延遲電路的延遲時(shí)間，從而提高了鎖相的精度。根據(jù)本發(fā)明的第五方面，本發(fā)明的時(shí)鐘發(fā)生器包括各由多個(gè)延遲元相互串聯(lián)而成的第一延遲電路和第二延遲電路，根據(jù)與第一延遲電路或第二延遲電路相應(yīng)的第一計(jì)數(shù)器或第二計(jì)數(shù)器輸出的計(jì)數(shù)值選擇這些延遲元中的一個(gè)延遲元，而根據(jù)所選延遲元及其相鄰的一個(gè)延遲元設(shè)定延遲時(shí)間加以控制，從而防止了錯(cuò)誤動(dòng)作，而且減小了采用這種延遲電路的時(shí)鐘發(fā)生器和PLL(鎖相環(huán))的功率消耗。根據(jù)本發(fā)明的第六方面，本發(fā)明的時(shí)鐘發(fā)生器包括一系列延遲元，每個(gè)延遲元有兩個(gè)并聯(lián)的各由n個(gè)串聯(lián)的PMOS晶體與n個(gè)串聯(lián)的NMOS晶體管串聯(lián)而成的電路，與n個(gè)PMOS晶體管和n個(gè)NMOS晶體管的連接節(jié)點(diǎn)相鄰的PMOS晶體管和NMOS晶體管的柵極相互連接。根據(jù)本發(fā)明的第七方面，本發(fā)明的時(shí)鐘發(fā)生器中的第一計(jì)數(shù)器和第二計(jì)數(shù)器各由一個(gè)觸發(fā)器組成，而第三計(jì)數(shù)器由一個(gè)1比特的觸發(fā)器組成。在本說明的附圖圖1為作為本發(fā)明的一個(gè)實(shí)施例的時(shí)鐘發(fā)生器的方框圖；圖2為圖1所示時(shí)鐘發(fā)生器的PLL的方框圖；圖3為PLL的工作波形圖；圖4為延遲微調(diào)電路的電路圖；圖5為示出倍頻部中的計(jì)數(shù)器的低位3比特值、各控制信號(hào)與延遲微調(diào)電路輸出的4倍頻輸出之間關(guān)系的波形圖；圖6為鎖相部的工作波形圖；圖7為數(shù)字延遲線的電路圖；圖8為常規(guī)倍頻電路的方框圖；圖9為圖8所示常規(guī)倍頻電路的工作波形圖；圖10為采用數(shù)字延遲線的鎖相電路與采用數(shù)字延遲線的如圖8所示的常規(guī)倍頻電路組合而成的常規(guī)時(shí)鐘發(fā)生器的方框圖；圖11為圖10所示常規(guī)時(shí)鐘發(fā)生器的工作波形圖；圖12為常規(guī)數(shù)字延遲線的方框圖；圖13為另一個(gè)常規(guī)數(shù)字延遲線的方框圖；以及圖14為圖13所示的常規(guī)數(shù)字延遲線的工作波形圖。圖中標(biāo)號(hào)所示的部件如下20為時(shí)鐘發(fā)生器40為倍頻部(倍頻電路)41為鎖相部(鎖相電路)52為計(jì)數(shù)器(第一計(jì)數(shù)器)56為數(shù)字延遲線(第一延遲電路)59為延遲微調(diào)電路(第一延遲電路)60為鎖定檢測(cè)電路(第三計(jì)數(shù)器)65為計(jì)數(shù)器(第二計(jì)數(shù)器)69、71為數(shù)字延遲線(第二延遲電路)下面對(duì)本發(fā)明的實(shí)施方式進(jìn)行說明。圖1為按照本發(fā)明的實(shí)施方式1實(shí)施的時(shí)鐘發(fā)生器20的方框圖。圖中21標(biāo)示的鎖相環(huán)(以下簡(jiǎn)稱為PLL)，22為二相時(shí)鐘發(fā)生器，23、24和37均為倒相器，27為由選通控制倒相器構(gòu)成的時(shí)鐘驅(qū)動(dòng)器，而34、35和36為接收按本實(shí)施方式實(shí)施的時(shí)鐘發(fā)生器20所產(chǎn)生的時(shí)鐘信號(hào)的外部電路。時(shí)鐘發(fā)生器20包括PLL21、二相時(shí)鐘發(fā)生器22、倒相器23和24以及時(shí)鐘驅(qū)動(dòng)器27。下面說明時(shí)鐘發(fā)生器20的工作情況。按本發(fā)明實(shí)施方式1實(shí)施的時(shí)鐘發(fā)生器20中的PLL21輸出是輸入信號(hào)(以下稱為輸入時(shí)鐘)四倍頻的時(shí)鐘信號(hào)作為PLL輸出信號(hào)(PLL輸出)。PLL輸出信號(hào)由二相時(shí)鐘發(fā)生器改變成二相不交疊信號(hào)P1G和P2G。這兩個(gè)二相不交疊信號(hào)P1G和P2G通過時(shí)鐘驅(qū)動(dòng)器27相應(yīng)送至外部電路34、35和36。時(shí)鐘驅(qū)動(dòng)器27的輸出信號(hào)P1C和P2C送至外部電路34，時(shí)鐘驅(qū)動(dòng)器27的輸出信號(hào)P1B和P2B送至外部電路35，而時(shí)鐘驅(qū)動(dòng)器27的輸出信號(hào)P1A和P2A送至外部電路36。例如，在外部電路34的輸出狀態(tài)不變(外部電路34不工作)的情況下，時(shí)鐘驅(qū)動(dòng)器27的輸出信號(hào)P1C、P2C固定在低電平(L電平)，送至外部電路34。而在外部電路35的輸出狀態(tài)不變(即外部電路35不工作)的情況下，時(shí)鐘驅(qū)動(dòng)器27的輸出信號(hào)P1B、P2B固定在低電平(L電平)，送至外部電路35。同樣，在外部電路36的輸出狀態(tài)不變(即外部電路36不工作)的情況下，時(shí)鐘驅(qū)動(dòng)器27的輸出信號(hào)P1A、P2A固定在低電平(L電平)，送至外部電路36。PLL21具有控制PLL輸出使倒相器37的輸出的相位等于輸入時(shí)鐘的相位的功能。圖2為圖1所示時(shí)鐘發(fā)生器中所用的PLL21的配置方框圖。PLL21由倍頻電路40(以下稱為倍頻部40)和鎖相電路41(以下稱為鎖相部41)兩部分組成。下面詳細(xì)說明組成PLL21的倍頻部40和鎖相部41。倍頻部40具有產(chǎn)生為輸入時(shí)鐘四倍的倍頻時(shí)鐘的功能。雖然在本實(shí)施方式中倍頻部40產(chǎn)生四倍頻的時(shí)鐘，然而本發(fā)明并不局限于此，例如PLL也可以產(chǎn)生諸如2倍頻、6倍頻、8倍頻等預(yù)定倍頻時(shí)鐘。下面說明倍頻部40的工作情況。圖3示出了PLL21的工作波形。在圖2所示的倍頻部40中，粗線構(gòu)成的環(huán)路示出了環(huán)形振蕩器100，用來向鎖相部41輸出所產(chǎn)生的4倍頻時(shí)鐘。但是，這個(gè)環(huán)形振蕩器100在控制信號(hào)DL-ACT為無效期間被強(qiáng)迫為L(zhǎng)電平，而在控制信號(hào)DL-START為有效期間被強(qiáng)迫為H電平。如圖3這個(gè)波形圖所示，控制信號(hào)DL-ACT在輸入時(shí)鐘的上升沿(如在時(shí)刻T10)處上升為有效，而在四倍頻輸出的第四個(gè)脈沖的下降沿(如在時(shí)刻T11)處下降為無效。數(shù)字延遲線56(第一延遲電路)由96個(gè)串聯(lián)的延遲元(例如選擇器)組成，因此延遲時(shí)間有96級(jí)可調(diào)。例如，可以用10位計(jì)數(shù)器52(第一計(jì)數(shù)器)的高7位來控制數(shù)延遲器56的延遲時(shí)間。控制信號(hào)PLL-reset有效時(shí)計(jì)數(shù)器52復(fù)位為1的初始值。這將數(shù)字延遲線56的延遲時(shí)間設(shè)為最小值。每?jī)蓚€(gè)輸入時(shí)鐘周期計(jì)數(shù)器的值加1。在輸入時(shí)鐘的上升沿在時(shí)間上等于T12后的控制信號(hào)DL-ACT的上升沿的時(shí)刻，計(jì)數(shù)器52停止向上計(jì)數(shù)。這樣，由于計(jì)數(shù)器52可以從最小值向最大值逐漸設(shè)定數(shù)字延遲線56的延遲時(shí)間，從而避免了在前面對(duì)現(xiàn)有技術(shù)所說明的那樣分頻器輸出信號(hào)連續(xù)有效導(dǎo)致續(xù)錯(cuò)誤地鎖在3倍頻、2倍頻上而不能輸出正確的倍頻輸出信號(hào)。例如，在控制信號(hào)DL-ACT在輸入時(shí)鐘的上升沿處有效時(shí)，倍頻電路40確定是否在一個(gè)輸入時(shí)鐘周期內(nèi)四倍頻輸出所輸出的還不到四個(gè)脈沖，如果是，就使控制信號(hào)PLL-reset有效，將計(jì)數(shù)器52的值復(fù)位。這樣，即使在電源剛接通的初始狀態(tài)下PLL21的工作不穩(wěn)定，PLL21的工作也可以可靠地復(fù)位。此外，可以用外部供給的外部復(fù)位信號(hào)使控制信號(hào)PLL-reset有效。這個(gè)外部復(fù)位信號(hào)可以用由半導(dǎo)體芯片外部裝置提供的復(fù)位輸入信號(hào)或者用在電源接通時(shí)有效的電源接通復(fù)位信號(hào)產(chǎn)生。圖4示出了一個(gè)延遲微調(diào)電路的配置方框圖。圖中59標(biāo)示的為延遲微調(diào)電路(第一延遲電路)，75和76為延遲元。下面說明延遲微調(diào)電路59的工作情況。延遲微調(diào)電路59在DL-CNT產(chǎn)生電路57輸出的控制信號(hào)DL-CNT為高電平時(shí)附加延遲元75這樣一級(jí)的延遲時(shí)間，從而對(duì)數(shù)字延遲線56的延遲時(shí)間進(jìn)行微調(diào)。由于DL-CNT產(chǎn)生電路57輸出的控制信號(hào)DL-CNT在輸入時(shí)鐘周期中途轉(zhuǎn)換成高電平，因此同一輸入時(shí)鐘周期內(nèi)的四倍頻輸出的一部分脈沖的寬度可以被展寬延遲元這一級(jí)的延遲時(shí)間。DL-CNT產(chǎn)生電路57根據(jù)10位計(jì)數(shù)器52的低3位值和脈沖計(jì)數(shù)器400的輸出C1至C7的值產(chǎn)生控制信號(hào)DL-CNT。圖5為示出倍頻部40中的計(jì)數(shù)器52的低3位值，諸如DL-CNT、C1至C8、DL-ACT這類的各控制信號(hào)，以及延遲微調(diào)電路59輸出的4倍頻輸出之間的關(guān)系的波形圖。如圖5這個(gè)波形圖所示，在10位計(jì)數(shù)器52的低3位值為0時(shí)，延遲微調(diào)電路59輸出的4倍頻輸出的所有脈沖都具有同樣的寬度。然而，隨著計(jì)數(shù)器52的低3位值逐漸例如從1增加到7，延遲微調(diào)電路59輸出具有延遲微調(diào)電路59中的一級(jí)延遲元的延遲時(shí)間那樣的寬度的脈沖，作為4倍頻輸出。在計(jì)數(shù)器52的計(jì)數(shù)值在20個(gè)以上的輸入時(shí)鐘周期期間沒有改變的情況上，鎖定檢測(cè)電路(第三計(jì)數(shù)器)60就輸出一個(gè)鎖定檢測(cè)信號(hào)。在鎖定檢測(cè)信號(hào)有效后，如果由于環(huán)境溫度、電壓和其他因素變化而使輸入時(shí)鐘的上升沿與控制信號(hào)DL-OUT相互有移動(dòng)的話，計(jì)數(shù)器52的計(jì)數(shù)值就會(huì)根據(jù)移動(dòng)量加1或減1，消除相位差。特別是，一旦鎖定檢測(cè)信號(hào)有效，就不會(huì)無效，除非有控制信號(hào)PLL-reset輸入計(jì)數(shù)器52。下面說明PLL21中的鎖相部41的工作情況。圖6示出了PLL21中的鎖相部41的工作波形。在鎖相部41中，倍頻部40輸出的4倍頻輸出由鎖相部41中的兩個(gè)數(shù)字延遲線(第二延遲電路)69和71延遲所需的時(shí)間，以便使輸入時(shí)鐘的相位與控制信號(hào)P1P的相位一致。鎖相部41在復(fù)位后并不立即工作，要到倍頻部40中的鎖定檢測(cè)電路60輸出的鎖定檢測(cè)信號(hào)有效時(shí)才開始工作。鎖相部41中的計(jì)數(shù)器65(第二計(jì)數(shù)器)用高5位值控制數(shù)字延遲線69，而用低3位值控制數(shù)字延遲線71。數(shù)字延遲線71具有由8個(gè)延遲元串聯(lián)而成的結(jié)構(gòu)，這種結(jié)構(gòu)也用于倍頻部40中的數(shù)字延遲線56。數(shù)字延遲線69具有由32個(gè)延遲元串聯(lián)而成的結(jié)構(gòu)，每個(gè)延遲元的延遲時(shí)間是為數(shù)字延遲線71中的延遲元的6至8倍(這個(gè)范圍取決于溫度、電壓和各過程的變化范圍)。在鎖相部41中，數(shù)字延遲線69對(duì)輸入時(shí)鐘的相位和控制信號(hào)P1P的相位進(jìn)行粗調(diào)，然后再由數(shù)字延遲線71進(jìn)行微調(diào)。倍頻部40中的計(jì)數(shù)器52的計(jì)數(shù)值在鎖定檢測(cè)電路60輸出的鎖定檢測(cè)信號(hào)為有效時(shí)置入計(jì)數(shù)器65，作為初始值。計(jì)數(shù)器65的計(jì)數(shù)值根據(jù)輸入時(shí)鐘的上升沿與控制信號(hào)P1P的下降沿之差加1或減1，而在這兩個(gè)相位相等時(shí)計(jì)數(shù)器65停止計(jì)數(shù)?？墒?，一旦停止計(jì)數(shù)后，由于溫度、電壓和其他影響而使輸入時(shí)鐘的相位與控制信號(hào)P1P的相位有差異時(shí)，計(jì)數(shù)器65的計(jì)數(shù)值就根據(jù)這差異量加1或減1，以使這兩個(gè)的相位一致。將倍頻部40中的計(jì)數(shù)器52的計(jì)數(shù)值設(shè)定為初始值的意義是在鎖相部41開始工作時(shí)，為了在相位超前(減少計(jì)數(shù)值)和相位滯后(增加計(jì)數(shù)值)這兩種情況下，無論朝哪個(gè)方向操作都能肯定得到同步沿，預(yù)先令延遲時(shí)間為半個(gè)周期，而設(shè)定鎖相部41鎖定時(shí)的數(shù)字延遲線69的延遲時(shí)間在一個(gè)輸入時(shí)鐘周期以內(nèi)，以便肯定進(jìn)行鎖相、得到良好的鎖相性能。如果鎖相部41的數(shù)字延遲線69的延遲時(shí)間在兩個(gè)周期以上的情況下進(jìn)行鎖相，那么由于在根據(jù)控制信號(hào)P1P改變倍頻部40中的計(jì)數(shù)器52的計(jì)數(shù)值或鎖相部41中的計(jì)數(shù)器65的計(jì)數(shù)值以前就執(zhí)行相位比較，因此鎖相操作很難執(zhí)行，鎖相性能較差。下面說明在倍頻部40和鎖相部41中所用的數(shù)字延遲線56、69和71的工作情況。圖7示出了構(gòu)成數(shù)字延遲線56、69和71的一個(gè)電路圖。圖中，延遲元n(n＝1，…，y，y-1，…，n-1，n)各具有由兩個(gè)電路并聯(lián)的結(jié)構(gòu)，每個(gè)電路包括兩個(gè)串聯(lián)的PMOS晶體管和兩個(gè)串聯(lián)的NMOS晶體管，串聯(lián)連接。串聯(lián)連接的兩個(gè)PMOS晶體管和兩個(gè)NMOS晶體管的柵極相互連接。每個(gè)延遲元都有一個(gè)接收輸入脈沖的輸入節(jié)點(diǎn)。倍頻部40內(nèi)的數(shù)字延遲線56有96個(gè)(即n＝95)串聯(lián)連接的延遲元，鎖相部41內(nèi)的數(shù)字延遲線71有8個(gè)(n＝7)串聯(lián)連接的延遲元，而數(shù)字延遲線69有32個(gè)(n＝31)串聯(lián)連接的延遲元。下面說明數(shù)字延遲線的工作情況。按照計(jì)數(shù)器52、65輸出的計(jì)數(shù)值，控制信號(hào)WL(n)從各數(shù)字延遲線56、69、71中選擇出所需的延遲元，輸入脈沖作為控制信號(hào)輸入所選延遲元的輸入節(jié)點(diǎn)n(n＝0，…，y，y+1，…，n-1，n)。這樣，通過改變輸入脈沖的輸入位置來調(diào)整數(shù)字延遲線56、69、71的延遲時(shí)間。與傳統(tǒng)的改變輸出位置來改變數(shù)字延遲線的延遲時(shí)間的方法相比，這種改變輸入位置的方法可以有效地減少在高頻情況下進(jìn)行開關(guān)操作的晶體管的數(shù)量。在計(jì)數(shù)器52、65的計(jì)數(shù)值為y的情況下，控制信號(hào)WL(y)使輸入脈沖通過延遲元y的輸入節(jié)點(diǎn)y輸入延遲元y。在這種情況下，由于兩個(gè)控制信號(hào)，即控制信號(hào)WL(y)和控制信號(hào)WL(y+1)有效，輸入脈沖從延遲元y和y+1的輸入節(jié)點(diǎn)輸入，從而可靠地避免了出現(xiàn)如在對(duì)原有技術(shù)進(jìn)行說明的圖14中的時(shí)刻T7至T8期間輸出a電位不穩(wěn)定那樣的狀態(tài)。如上所述，按照本發(fā)明的這個(gè)優(yōu)選實(shí)施例，數(shù)字延遲線的延遲時(shí)間由計(jì)數(shù)器設(shè)定，可由外部提供的復(fù)位信號(hào)復(fù)位，或者在倍頻電路輸出的倍頻脈沖在一個(gè)輸入時(shí)鐘周期內(nèi)數(shù)目少于預(yù)定的倍頻倍數(shù)的情況下復(fù)位。復(fù)位后，由于是逐漸增大數(shù)字延遲線的延遲時(shí)間，因此即使在低電壓下也容易進(jìn)行控制，可靠地將輸出時(shí)鐘鎖定為滿足所要求的倍頻數(shù)，而且無論計(jì)數(shù)器的初始狀態(tài)如何，也能可靠地提供得到正確倍頻的時(shí)鐘。此外，由于數(shù)字延遲線通過由計(jì)數(shù)器指定的延遲元和相鄰的下一個(gè)延遲元這兩個(gè)延遲元得到輸入脈沖，因此可以避免錯(cuò)誤動(dòng)作，減小功率消耗和增大對(duì)環(huán)境溫度、電壓等變化的補(bǔ)償能力。如上所述，根據(jù)本發(fā)明的第一方面，由于包括一個(gè)提供頻率為輸入時(shí)鐘信號(hào)的預(yù)定倍數(shù)的輸出時(shí)鐘信號(hào)的倍頻電路，而這個(gè)倍頻電路由外來復(fù)位信號(hào)初始化，或在輸出時(shí)鐘信號(hào)在一個(gè)輸入時(shí)鐘周期內(nèi)的脈沖數(shù)少于預(yù)定倍數(shù)時(shí)初始化，因此即使在低電壓下也能可靠地對(duì)所要求的倍頻輸出時(shí)鐘信號(hào)進(jìn)行鎖相，無論計(jì)數(shù)器初始狀態(tài)的計(jì)數(shù)值如何都能可靠地得到高精度的所要求的倍頻輸出時(shí)鐘信號(hào)。根據(jù)本發(fā)明的第二方面，由于其中的倍頻電路包括一個(gè)對(duì)輸出時(shí)鐘信號(hào)的周期或相位進(jìn)行步進(jìn)延遲的第一延遲電路和一個(gè)設(shè)定第一延遲電路的延遲時(shí)間加以控制的第一計(jì)數(shù)器，在時(shí)鐘發(fā)生器開始工作時(shí)，或有外來復(fù)位信號(hào)輸入時(shí)，設(shè)定第一計(jì)數(shù)器內(nèi)的計(jì)數(shù)值，使得第一延遲電路的延遲時(shí)間為最小值，因此可以可靠地得到高精度的所要求的倍頻輸出時(shí)鐘信號(hào)。根據(jù)本發(fā)明的第三方面，由于其中的第一計(jì)數(shù)器的計(jì)數(shù)值按照使第一延遲電路的延遲時(shí)間改變量最小那樣的方式進(jìn)行更新，因此可以逐漸增大輸出時(shí)鐘脈沖的寬度，可靠地得到高精度的所要求的倍頻輸出時(shí)鐘信號(hào)。根據(jù)本發(fā)明的第四方面，由于所包括的提供頻率為輸入時(shí)鐘信號(hào)的預(yù)定倍數(shù)的輸出時(shí)鐘信號(hào)的倍頻電路具有一個(gè)對(duì)輸出時(shí)鐘信號(hào)的周期或相位進(jìn)行步進(jìn)延遲的第一延遲電路和一個(gè)設(shè)定第二延遲電路的延遲時(shí)間加以控制的第一計(jì)數(shù)器，鎖相電路具有一個(gè)接收倍頻電路中的第一延遲電路所提供的輸出時(shí)鐘信號(hào)、使輸出時(shí)鐘信號(hào)延遲預(yù)定時(shí)間的第二延遲電路和一個(gè)設(shè)定第二延遲電路的延遲時(shí)間加以控制的第二計(jì)數(shù)器，而倍頻電路還有一個(gè)初始值為第一值而在第一計(jì)數(shù)器的計(jì)數(shù)值在一段預(yù)定時(shí)間內(nèi)沒有改變時(shí)設(shè)定為第二值的第三計(jì)數(shù)器(1比特的觸發(fā)器)，在第三計(jì)數(shù)器的計(jì)數(shù)值從第一值變?yōu)榈诙禃r(shí)，設(shè)定第二計(jì)數(shù)器的計(jì)數(shù)值，使得第二延遲電路的延遲時(shí)間等于或稍大于第一延遲電路的延遲時(shí)間，因此，在倍頻電路鎖定后鎖相電路的初始狀態(tài)只有經(jīng)歷一個(gè)倍頻電路周期或少數(shù)幾個(gè)周期，從而提高了鎖相的精度。根據(jù)本發(fā)明的第五方面，由于所包括的第一延遲電路和第二延遲電路各由多個(gè)延遲元相互串聯(lián)而成，根據(jù)與第一延遲電路或第二延遲電路相應(yīng)的第一計(jì)數(shù)器或第二計(jì)數(shù)器輸出的計(jì)數(shù)值選擇這些延遲元中的一個(gè)延遲元，而根據(jù)所選延遲元及其相鄰的一個(gè)延遲元設(shè)定延遲時(shí)間加以控制，因此可以防止錯(cuò)誤動(dòng)作，減小采用這種延遲電路的時(shí)鐘發(fā)生器和PLL(鎖相環(huán))的功率消耗。根據(jù)本發(fā)明的第六方面，由于所包括的每個(gè)延遲元有兩個(gè)并聯(lián)的各由n個(gè)串聯(lián)的PMOS晶體管與n個(gè)串聯(lián)的NMOS晶體管串聯(lián)而成的電路，而與n個(gè)PMOS晶體管和n個(gè)NMOS晶體管的連接節(jié)點(diǎn)相鄰的PMOS晶體管和NMOS晶體管的柵極相互連接，因此可以減小這種時(shí)鐘發(fā)生器的功率消耗。根據(jù)本發(fā)明的第七方面，由于所包括的第一計(jì)數(shù)器和第二計(jì)數(shù)器各由一個(gè)觸發(fā)器組成，而第三計(jì)數(shù)器由一個(gè)1比特的觸發(fā)器組成，因此即使在低電壓下也可很容易地控制延遲電路的延遲時(shí)間。權(quán)利要求1.一種包括一個(gè)提供頻率為輸入時(shí)鐘信號(hào)的預(yù)定倍數(shù)的輸出時(shí)鐘信號(hào)的倍頻電路的時(shí)鐘發(fā)生器，其中所述倍頻電路由外來復(fù)位信號(hào)初始化，或在所述倍頻電路提供的輸出時(shí)鐘信號(hào)在一個(gè)輸入時(shí)鐘周期內(nèi)的脈沖數(shù)少于預(yù)定倍數(shù)時(shí)初始化。2.一種包括一個(gè)提供頻率為輸入時(shí)鐘信號(hào)的預(yù)定倍數(shù)的輸出時(shí)鐘信號(hào)的倍頻電路的時(shí)鐘發(fā)生器，其中所述倍頻電路包括一個(gè)對(duì)輸出時(shí)鐘信號(hào)的周期或相位進(jìn)行步進(jìn)延遲的第一延遲電路和一個(gè)設(shè)定所述第一延遲電路的延遲時(shí)間加以控制的第一計(jì)數(shù)器，在所述時(shí)鐘發(fā)生器開始工作時(shí)，或有外來復(fù)位信號(hào)輸入時(shí)，設(shè)定所述第一計(jì)數(shù)器內(nèi)的計(jì)數(shù)值，使得所述第一延遲電路的延遲時(shí)間為最小值。3.一種按權(quán)利要求2所述的時(shí)鐘發(fā)生器，其中所述第一計(jì)數(shù)器的計(jì)數(shù)值按照使所述第一延遲電路的延遲時(shí)間改變最小那樣的方式進(jìn)行更新。4.一種時(shí)鐘發(fā)生器，它包括一個(gè)提供頻率為輸入時(shí)鐘信號(hào)的預(yù)定倍數(shù)的輸出時(shí)鐘信號(hào)的倍頻電路，所述倍頻電路包括一個(gè)對(duì)輸出時(shí)鐘信號(hào)的周期或相位進(jìn)行步進(jìn)延遲的第一延遲電路和一個(gè)設(shè)定所述第一延遲電路的延遲時(shí)間加以控制的第一計(jì)數(shù)器；以及一個(gè)鎖相電路，所述鎖相電路包括一個(gè)接收所述倍頻電路中的第一延遲電路所提供的輸出時(shí)鐘信號(hào)、使所述輸出時(shí)鐘信號(hào)延遲預(yù)定時(shí)間的第二延遲電路和一個(gè)設(shè)定所述第二延遲電路的延遲時(shí)間加以控制的第二計(jì)數(shù)器，其中，所述倍頻電路還包括一個(gè)初始值為第一值而在所述第一計(jì)數(shù)器的計(jì)數(shù)值在一段預(yù)定時(shí)間內(nèi)沒有改變時(shí)設(shè)定為第二值的第三計(jì)數(shù)器，在所述第三計(jì)數(shù)器的計(jì)數(shù)值從所述第一值變?yōu)樗龅诙禃r(shí)，設(shè)定第二計(jì)數(shù)器的計(jì)數(shù)值，使得所述第二延遲電路的延遲時(shí)間等于或稍大于所述第一延遲電路的延遲時(shí)間。5.一種包括一個(gè)第一延遲電路和一個(gè)第二延遲電路的時(shí)鐘發(fā)生器，其中所述第一延遲電路和所述第二延遲電路各包括多個(gè)相互串聯(lián)連接的延遲元，根據(jù)與所述第一延遲電路或第二延遲電路相應(yīng)的第一觸發(fā)器或第二觸發(fā)器輸出的計(jì)數(shù)值選擇所述多個(gè)延遲元中的一個(gè)延遲元，而延遲時(shí)間由所選延遲元及其相鄰的一個(gè)延遲元設(shè)定加以控制。6.一種按權(quán)利要求5所述的時(shí)鐘發(fā)生器，其中所述延遲元各包括兩個(gè)并聯(lián)的各由n個(gè)串聯(lián)的PMOS晶體管與n個(gè)串聯(lián)的NMOS晶體管串聯(lián)而成的電路，所述兩個(gè)電路內(nèi)與所述n個(gè)PMOS晶體管和所述n個(gè)NMOS晶體管的連接節(jié)點(diǎn)相鄰的所述PMOS晶體管和所述NMOS晶體管的柵極相互連接。7.一種按權(quán)利要求1至權(quán)利要求4中任何一項(xiàng)權(quán)利要求所述的時(shí)鐘產(chǎn)生電路，其中所述第一計(jì)數(shù)器和第二計(jì)數(shù)器各由一個(gè)觸發(fā)器組成，而所述第三計(jì)數(shù)器由一個(gè)1比特的觸發(fā)器組成。全文摘要本發(fā)明用來解決倍頻電路不能輸出正確的倍頻時(shí)鐘、對(duì)溫度等變化補(bǔ)償能力差而導(dǎo)致鎖相困難的問題。在提供頻率為輸入時(shí)鐘的預(yù)定倍數(shù)的輸出時(shí)鐘的倍頻電路40中,在有外來復(fù)位信號(hào)輸入時(shí),或在時(shí)鐘發(fā)生器20在一個(gè)輸入時(shí)鐘周期內(nèi)輸出的時(shí)鐘脈沖不是預(yù)定的倍頻數(shù)時(shí),計(jì)數(shù)器52就被初始化,從而使數(shù)字延遲線56的延遲時(shí)間初始化成最小值,然后再逐漸增大延遲時(shí)間,以產(chǎn)生所要求的倍頻輸出時(shí)鐘。文檔編號(hào)H03L7/00GK1200504SQ9810382公開日1998年12月2日申請(qǐng)日期1998年2月11日優(yōu)先權(quán)日1997年5月23日發(fā)明者石見幸一申請(qǐng)人:三菱電機(jī)株式會(huì)社