專利名稱：低功率輸入緩沖器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于電子系統(tǒng)的緩沖器，特別是涉及一種低功率TTL至CMOS輸入緩沖器，用于緩沖晶體管-晶體管邏輯(TTL)電子信號至互補型金屬氧化物半導(dǎo)體(CMOS)電子信號。
數(shù)字電路根據(jù)其制造技術(shù)可以分為雙極性(bipolar)電路及單極性(unipolar)電路。晶體管-晶體管邏輯電路(transistor-transistor logic,TTL)是雙極性電路中最普遍使用的其中一種。TTL電路的電源電壓Vcc通常定在5伏特，其邏輯1電壓V(1)及邏輯0電壓V(0)的定義則顯示于

圖1，其中電壓V(0)介于0.0及0.8伏特之間，而電壓V(1)介于2.2及5伏特之間。
互補型金屬氧化物半導(dǎo)體(CMOS)是單極性電路中最常使用的技術(shù)之一。與TTL電路的固定電源電壓不同的是，CMOS可以工作于較大范圍的電壓范圍內(nèi)，其中邏輯0電壓定義于30％的電源電壓內(nèi)(即小于30％Vdd)的電壓范圍內(nèi)，且邏輯1電壓定義于大于70％的電源電壓(即大于70％Vdd)的電壓范圍內(nèi)。電源電壓值愈大，則電子噪聲的抗擾度(immunity)則愈大。
與TTL電路相比，CMOS電路的功率消耗較小，而且CMOS電路的電路密度較TTL大。然而，TTL電路的優(yōu)點在于較適合于高速度的電路設(shè)計。
由于TTL及CMOS電路各有其優(yōu)點，因此兩者均同時用于一般的電子系統(tǒng)中，例如用于個人電腦的附加卡(add-on cards)及電腦主板上。因此，亟需要在TTL及CMOS電路之間提供一信號緩沖器，以使得整個電路能夠正常工作。
圖2A顯示一傳統(tǒng)TTL-至-CMOS輸入緩沖器，其包含兩個串聯(lián)的反相器20及22，用以將TTL基準電壓轉(zhuǎn)換至CMOS基準電壓。反相器20包含N型MOS場效應(yīng)晶體管201及P型MOS場效應(yīng)晶體管203，其漏極及柵極分別互相連接，其中晶體管201作為驅(qū)動器，而晶體管203則作為負載。
參閱圖1，其中，電壓2.2伏特是在TTL邏輯電壓為1的最差情形。假設(shè)晶體管201及晶體管203的臨界電壓Vth為1伏特，且在點A的輸入電壓Vin為2.2伏特，由于晶體管201的柵極至源極電壓Vgsn大于其臨界電壓Vth，因此晶體管201是導(dǎo)通的。再者，由于晶體管203的柵極至源極電壓Vgsp為-2.8伏特(Vin-Vdd=2.2-5.0=-2.8)，其絕對值大于其臨界電壓Vth，因此晶體管203也是導(dǎo)通的。由于晶體管201及晶體管203均導(dǎo)通，使得電源Vdd和接地Vss之間形成一直流通路，因而消耗了很大的功率。
另外一種傳統(tǒng)TTL-至-CMOS輸入緩沖器如圖2B所示，其發(fā)表于“IEEE固態(tài)電路雜志(IEEE Journal of Solid-State Circuits)”、30卷，5期，1995年5月，616-620頁。同樣假設(shè)晶體管的臨界電壓Vth為1伏特，且在點B的輸入電壓Vin為最差情形的2.2伏特電壓，則N型MOS場效晶體管241被導(dǎo)通，且P型MOS場效晶體管243由于其柵極至源極電壓Vgsp為-5伏特(假設(shè)漏極至源極的導(dǎo)通電壓為零)，因此也為導(dǎo)通。晶體管245作為負載也在導(dǎo)通狀態(tài)，因此晶體管247柵極至源極電壓Vgsp為-2.8伏特(VinB-Vdd=2.2-5.0=-2.8)，其絕對值大于其臨界電壓Vth，因此晶體管247也是導(dǎo)通的。由于晶體管241及晶體管247均為導(dǎo)通，因而消耗了很大的功率。
鑒于在上述發(fā)明背景中傳統(tǒng)緩沖器所產(chǎn)生的諸多缺點，本發(fā)明的主要目的在于提供一種TTL-至-CMOS輸入緩沖器，用于緩沖晶體管-晶體管邏輯(TTL)電子信號至互補型金屬氧化物半導(dǎo)體(CMOS)電子信號，并減少功率消耗。本發(fā)明至少包含電壓下移電路，用于根據(jù)TTL信號來產(chǎn)生一與TTL信號反相的第一輸出信號。還包括基準上移電路，用于根據(jù)TTL信號及第一輸出信號來產(chǎn)生一與TTL信號的邏輯狀態(tài)相同且符合CMOS電壓基準的第二輸出信號。
參照附圖對本發(fā)明實施例的詳細描述，本發(fā)明的上述目的、優(yōu)點和特征將變得更加清楚，附圖中圖1顯示TTL電路的邏輯1電壓V(1)及邏輯0電壓V(0)；圖2A顯示一傳統(tǒng)TTL-至-CMOS輸入緩沖器；圖2B顯示另外一種傳統(tǒng)TTL-至-CMOS輸入緩沖器；圖3A顯示本發(fā)明一實施例的電路圖；和圖3B顯示本發(fā)明另一實施例的電路圖。
圖3A顯示本發(fā)明實施例之一，其中晶體管T4、T5及T6組成一電壓下移電路30。N型晶體管T6及P型晶體管T5作為一反相器，其中晶體管T6為驅(qū)動器，而晶體管T5為負載。晶體管T6及晶體管T5串聯(lián)在一起，且其漏極相連，而其輸出則從點d拉出。晶體管T6及晶體管T5的柵極相連，而輸入信號TTL-in則連至其公共的柵極。晶體管T4的柵極和漏極相連，以作為晶體管T6及晶體管T5的負載。晶體管T4的源極接至晶體管T5的源極，且晶體管T4的漏極接至電壓源Vdd(在本實施例中為3.0伏特)。
晶體管T1、T2、T3及T7組成一基準上移電路，以使得信號TTL-in的電壓基準上升至特定的CMOS電壓基準。N型晶體管T3的柵極連接至晶體管T5及T6的公共的柵極，且晶體管T7的柵極連接至晶體管T5及T6的輸出點d。晶體管T1及T2分別和晶體管T3及T7串聯(lián)，并交叉連接其柵極及漏極，如圖3A所示。
所有晶體管T1至T7的臨界電壓Vth均假設(shè)為1伏特。因此，作為負載的晶體管T4一直為導(dǎo)通狀態(tài)，并忽略其導(dǎo)通的漏極至源極電壓Vds。當輸入信號TTL-in的電壓為0.8伏特或小于0.8伏特時，晶體管T3及T6導(dǎo)通，且晶體管T5的柵極至源極電壓Vgsp為-2.2伏特(0.8-3=-2.2)，其絕對值大于其臨界電壓Vth，因此晶體管T5是導(dǎo)通的。點d的電壓為2伏特(Vdd-Vth=30-1.0=2)，因此導(dǎo)通了晶體管T7。整個電路的輸出信號output由晶體管T2的漏極拉出，由于晶體管T7為導(dǎo)通，因此輸出信號output被拉至接地基準電壓。再者，此輸出信號output的電壓受到導(dǎo)通的晶體管T1及關(guān)閉的晶體管T2的作用而被保持住。
當輸入信號TTL-in為邏輯1時(2.2伏特或大于2.2伏特)，晶體管T3及T6被導(dǎo)通，而晶體管T5的柵極至源極電壓Vgsp為-0.8伏特(2.2-3=-0.8)，其絕對值小于其臨界電壓Vth，因此晶體管T5是關(guān)閉的。值的注意的是，輸入信號TTL-in在最差的2.2伏特情形下，由于其柵極至源極電壓Vgsp為-0 8伏特(2.2-3=-0.8)，其絕對值小于其臨界電壓Vth，因此只有晶體管T6是導(dǎo)通，因此避免了傳統(tǒng)輸入緩沖器中多個晶體管同時導(dǎo)通的問題。點d的電壓被導(dǎo)通的晶體管T6拉至Vss(在本實施例中為0伏特)，因而關(guān)閉了晶體管T7。
由于晶體管T3為導(dǎo)通，從而點a的電壓被拉至Vss(在本實施例中為0伏特)，因此導(dǎo)通了晶體管T2。因此，輸出電壓output被提升至Vdd，并且藉助于導(dǎo)通的晶體管T2及關(guān)閉的晶體管T1而保持住電壓。
圖3B顯示本發(fā)明另一實施例，此電路是具有5伏特Vdd的TTL-至-CMOS緩沖器。此電路的連接結(jié)構(gòu)及工作原理和圖3A的電路幾乎相同，因此不再贅述。最大的不同處在于，圖3B的電路使用兩個負載晶體管T4′及T8’，而不象圖3A的單一晶體管T4。輸入信號TTL-in在最差的2.2伏特情形下，由于其柵極至源極電壓Vgsp為-08伏特(2.2-3=-0.8)，和圖3A的情形相同，保證其為關(guān)閉狀態(tài)。對于其他的特定電源電壓Vdd，此負載晶體管的個數(shù)也會隨之改變。
以上所述僅為本發(fā)明的優(yōu)選實施例而已，并非用于限定本發(fā)明的范圍；凡其它未脫離本發(fā)明所揭示的精神下所完成的等效改變或修改，均應(yīng)包含在所附權(quán)利要求內(nèi)。
權(quán)利要求
1．一種緩沖裝置，用于緩沖一晶體管-晶體管邏輯(TTL)電子信號至一互補型金屬氧化物半導(dǎo)體(CMOS)電子信號，該裝置至少包含電壓下移裝置，用于根據(jù)所述TTL信號來產(chǎn)生一與所述TTL信號反相的第一輸出信號；及基準上移裝置，用于根據(jù)所述TTL信號及所述第一輸出信號來產(chǎn)生一與所述TTL信號的邏輯狀態(tài)相同且符合CMOS電壓基準的第二輸出信號。
2．如權(quán)利要求1所述的緩沖裝置，其中所述電壓下移裝置至少包含一反相器，所述TTL信號連接至所述反相器的一輸入端，且所述第一輸出信號連接至所述反相器的一輸出端。
3．如權(quán)利要求2所述的緩沖裝置，其中所述反相器至少包含一組串聯(lián)的互補晶體管，所述互補晶體管的漏極相連并連至所述第一輸出信號，所述互補晶體管的柵極相連并連至所述TTL信號。
4．如權(quán)利要求2所述的緩沖裝置，還包含至少一負載晶體管，所述負載晶體管的源極連接至所述反相器，所述負載晶體管其中之一的漏極連接至一電壓源。
5．如權(quán)利要求4所述的緩沖裝置，其中所述負載晶體管的個數(shù)為一，且所述電壓源的電位大約為3伏特。
6．如權(quán)利要求4所述的緩沖裝置，其中所述負載晶體管的個數(shù)為二，且所述電壓源的電位大約為5伏特。
7如權(quán)利要求1所述的緩沖裝置，其中所述基準上移裝置至少包含一輸入晶體管，其柵極連至所述TTL信號；及一輸出晶體管，其柵極連至所述第一輸出信號，且其漏極連至所述第二輸出信號。
8．如權(quán)利要求7所述的緩沖裝置，還包含一輸入移位晶體管，所述輸入移位晶體管和所述輸入晶體管互補，所述輸入移位晶體管的漏極連至所述輸入晶體管的漏極，且所述輸入移位晶體管的柵極連至所述輸出晶體管的漏極；及一輸出移位晶體管，所述輸出移位晶體管和所述輸出晶體管互補，所述輸出移位晶體管的漏極連至所述輸出晶體管的漏極，且所述輸出移位晶體管的柵極連至所述輸入晶體管的漏極。
9．一種緩沖裝置，用于緩沖一晶體管-晶體管邏輯(TTL)電子信號至一互補型金屬氧化物半導(dǎo)體(CMOS)電子信號，該裝置至少包含一反相器，其包含至少一組串聯(lián)的互補晶體管，用于產(chǎn)生一與所述TTL信號反相的第一輸出信號；至少一負載晶體管，所述負載晶體管的源極連接至所述反相器，所述負載晶體管的柵極和漏極相連，所述負載晶體管其中之一的漏極連接至一電壓源；及一基準上移電路，用于根據(jù)所述TTL信號及所述第一輸出信號來產(chǎn)生一與所述TTL信號的邏輯狀態(tài)相同且符合CMOS電壓基準的第二輸出信號，所述基準上移電路至少包含(a)一榆入晶體管，其柵極連至所述TTL信號；(b)一輸出晶體管，其柵極連至所述第一輸出信號，且其漏極連至所述第二輸出信號；(c)一輸入移位晶體管，所述輸入移位晶體管和所述輸入晶體管互補，所述輸入移位晶體管的漏極連至所述輸入晶體管的漏極，且所述輸入移位晶體管的柵極連至所述輸出晶體管的漏極；及(d)一輸出移位晶體管，所述輸出移位晶體管和所述輸出晶體管互補，所述輸出移位晶體管的漏極連至所述輸出晶體管的漏極，且所述輸出移位晶體管的柵極連至所述輸入晶體管的漏極。
10．如權(quán)利要求9所述的緩沖裝置，其中所述互補晶體管的漏極相連并連至所述第一輸出信號，所述互補晶體管的柵極相連并連至所述TLL信號。
11．如權(quán)利要求9所述的緩沖裝置，其中所述負載晶體管的個數(shù)為一，且所述電壓源的電位大約為3伏特。
12．如權(quán)利要求9所述的緩沖裝置，其中所述負載晶體管的個數(shù)為二，且所述電壓源的電位大約為5伏特。
全文摘要
一種低功率TTL－至－CMOS輸入緩沖器,用于緩沖晶體管－晶體管邏輯(TTL)電子信號至互補型金屬氧化物半導(dǎo)體(CMOS)電子信號。本發(fā)明至少包含電壓下移電路,用于根據(jù)TTL信號來產(chǎn)生和TTL信號反相的第一輸出信號?；鶞噬弦齐娐犯鶕?jù)TTL信號及第一輸出信號來產(chǎn)生和TTL信號的邏輯狀態(tài)相同且符合CMOS電壓基準的第二輸出信號。
文檔編號H03K19/08GK1231547SQ9810622
公開日1999年10月13日 申請日期1998年4月7日 優(yōu)先權(quán)日1998年4月7日
發(fā)明者劉漢城, 盧裕階, 胡耀達 申請人:世界先進積體電路股份有限公司