專利名稱：時鐘發(fā)生器的制作方法
技術領域：
本發(fā)明涉及一種可以有選擇地確定其時鐘頻率的時鐘發(fā)生器。
近來，人們將半導體IC(集成電路)芯片例如微機芯片的工作頻率做得很高，這使得很難從半導體IC芯片外部提供與半導體IC芯片的工作頻率相同頻率的時鐘信號。
因此，在許多芯片中提供了一種頻率乘法器電路，它使用諸如PLL(鎖相環(huán)路)電路，通過將從外部提供的頻率相對較低的時鐘信號倍乘來產(chǎn)生在芯片中使用的高頻時鐘信號。
作為為此而采用的頻率乘法器的實例，在已公開的日本專利申請No.93126/’97中公開了題為“時鐘發(fā)生器”的現(xiàn)有技術。
圖3為一描述上述現(xiàn)有技術的時鐘發(fā)生器的方框圖。
參照圖3，由晶體振蕩器或外部電路(圖中未示出)提供頻率為fr的輸入時鐘信號，將這一信號作為一個標準時鐘信號輸入給相位-頻率比較器3，并且同時輸入給時鐘選擇器12。
相位一頻率比較器3的輸出經(jīng)LPF(低通濾波器)4濾波，并送至VCO(壓控振蕩器)5以控制VCO5的輸出頻率fv。將VCO5的輸出送至第一和第二分頻器6和2。將第一分頻器6的輸出反饋至相位一頻率比較器3與標準時鐘信號即輸入時鐘信號進行比較。
根據(jù)頻率控制寄存器7輸出的分頻控制信號8和9的邏輯狀態(tài)有選擇地控制第二分頻器2的分頻率。頻率控制寄存器7也產(chǎn)生一個時鐘選擇信號11給時鐘選擇器12，用于從頻率為fr的輸入時鐘信號或頻率為fd的第二分頻器2的輸出中選擇一個頻率為fc的信號作為時鐘輸出端10的輸出時鐘信號。
相位一頻率比較器3、LPF4和VCO5以及第一分頻器6組成了一個反饋回路，它作為一個PLL電路工作，用于鎖住第一分頻器6的頻率和相位，使它與頻率為fr的輸入時鐘信號同步。因而，輸入時鐘信號的頻率fr和VCO5的輸出頻率fv之間的關系由等式fv=M·fr來表示，其中M為表示第一分頻器6的分頻系數(shù)的一個正整數(shù)。
另一方面，VCO5的輸出頻率fv與第二分頻器2的輸出頻率fd之間的關系由等式fd=fv/N表示，N為第二分頻器2的分頻系數(shù)，它是根據(jù)分頻控制信號8和9的邏輯狀態(tài)有選擇地確定的正整數(shù)。由時鐘選擇信號11確定輸出時鐘信號的頻率fc為輸入信號的頻率fr或第二分頻器2的輸出頻率fd其中之一，就是說，fc=fr或fd=fr·M/N。
圖4是以簡要方式描述輸入時鐘信號頻率fr、VCO5的輸出頻率fv和第二分頻器2的輸出頻率fd之間關系的圖表。如圖4所示，現(xiàn)有技術的時鐘發(fā)生器的最高頻率是VCO5的輸出頻率fv=M·fr，它保持恒定，而與第二分頻器2的分頻系數(shù)N無關。
這樣，現(xiàn)有技術的時鐘發(fā)生器產(chǎn)生頻率為fc的輸出時鐘信號，通過控制分頻控制信號8和9或時鐘選擇信號11可以立即穩(wěn)定地改變它。
然而，如果IC芯片的工作頻率繼續(xù)升高，現(xiàn)有技術的時鐘發(fā)生器就會產(chǎn)生問題。
就是說，由于VCO5的輸出頻率fv比輸出時鐘頻率fc，即芯片的工作頻率高N倍，所以VCO5的輸出頻率fv的諧波噪聲會在IC芯片中產(chǎn)生干擾。進一步說，第二分頻器2的這個分頻系數(shù)N應該足夠大，以便足夠精確地確定輸出時鐘頻率fc的可調(diào)值的步進。
所以，精確地設定可選擇的頻率值需要VCO5的輸出頻率fv=N·fc高于分頻器的工作頻率極限，不僅是加劇了上述問題。
因此，本發(fā)明的一個主要的發(fā)明目的就是提供一種時鐘發(fā)生器，從而可不需要高于輸出時鐘頻率的頻率而能夠以足夠精確的步進選擇它的輸出時鐘頻率，進而有助于提高IC芯片的性能并降低其能耗。
為了達到上述目的，本發(fā)明的時鐘發(fā)生器包括一個PLL電路，通過將標準時鐘信號的頻率倍乘來產(chǎn)生一個輸出時鐘信號；一個可變分頻器，通過將輸入時鐘信號分頻得到供給PLL電路的標準時鐘信號；以及一個控制裝置，用于有選擇地控制可變分頻器的分頻系數(shù)。
所述PLL電路包括一個相位-頻率比較器，將反饋信號的頻率和相位與標準時鐘信號的頻率和相位進行比較；一個LPF，用于從相位-頻率比較器的輸出中濾除低頻分量；一個VCO，用于根據(jù)LPF的輸出產(chǎn)生一定頻率的輸出時鐘信號；以及一個分頻器，通過對輸出時鐘信號進行分頻得到供給相位-頻率比較器的反饋信號。
所述控制裝置包括一個頻率控制寄存器，用于確定頻率控制信號的邏輯，以便確定可變分頻器的分頻系數(shù)；以及一個裝置，用于根據(jù)輸出時鐘信號要供給的電路的所需工作速度來控制該頻率控制寄存器。
從而，該輸出時鐘信號具有針對每種預期的IC芯片操作的適當?shù)念l率，該輸出時鐘信號可通過根據(jù)預期的IC芯片操作有選擇地控制上述分頻系數(shù)獲得，而所需的輸出時鐘信號的頻率步進可以通過適當?shù)卦O計可變分頻器和PLL的分頻器的分頻系數(shù)來進行設定，而不需要任何比IC芯片所需工作頻率更高的頻率。
考慮了以下的描述，所附的權利要求連同附圖，將使本發(fā)明的上述目的，特征和優(yōu)點更為明顯，其中附圖中相同的附圖標記表示相同或相應的部分。
在這些附圖中

圖1為一表示根據(jù)本發(fā)明的一個實施例構成的時鐘發(fā)生器的方框圖；圖2是一個圖表，它概括地描述了輸入時鐘信號的頻率fr，供給PLL電路的相位-頻率比較器3的標準頻率fd以及圖1中PLL電路的VCO5的輸出頻率fv之間的關系；圖3為一表示了現(xiàn)有技術的時鐘發(fā)生器的方框圖；圖4是一個圖表，它概括地描述了輸入時鐘信號的頻率fr,VCO5的輸出頻率fv以及圖3的第二分頻器2的輸出頻率fd之間的關系。
現(xiàn)在，結合附圖介紹本發(fā)明的實施例。
圖1為一表示根據(jù)本發(fā)明的一個實施例構成的時鐘發(fā)生器的方框圖。
參考圖1，所述實施例的時鐘發(fā)生器包括一個PLL開路，包括一個相位-頻率比較器3，一個LPF4，一個VCO5以及一個第一分頻器6；
一個第二分頻器2，通過對來自一晶體振蕩器或外部電路(二者在圖中未示出)從輸入時鐘端1提供的頻率為fr的輸入時鐘信號進行分頻從而輸出一個頻率為fd的標準時鐘信號，該標準時鐘信號供給相位-頻率比較器3，以及一個頻率控制寄存器7，用于輸出分頻控制信號8和9以便控制所述第二分頻器2的分頻系數(shù)。
因此，將PLL電路的標準頻率fd控制為fd=fr/N，其中N為第二分頻器2的分頻系數(shù)，在該實施例中，它是一個由頻率控制信號8和9控制的正整數(shù)。
該PLL電路的工作方式同圖3所示的現(xiàn)有技術中的PLL電路相同。
相位-頻率比較器3的輸出經(jīng)過LPF4的濾波供給VCO5以便控制VCO5的輸出頻率。VCO5的輸出頻率fv經(jīng)過第一分頻器的分頻反饋給相位-頻率比較器3，以便同頻率為fd的標準信號進行比較，使第一分頻器6的輸出信號頻率和相位與它保持同步。
在該實施例中，VCO5的輸出直接與輸出時鐘信號端10相連，用于提供與VCO5的輸出頻率fv相同的頻率為fc的輸出時鐘信號。
所以，所述輸出時鐘頻率fc成為fc=M·fd=fr·M/N,M是表示第一分頻器的分頻系數(shù)的正整數(shù)。
圖2是一個圖表，它概括地描述了輸入時鐘信號的頻率fr，供給PLL電路的相位-頻率比較器3的標準頻率fd以及圖1中PLL電路的VCO5的輸出頻率fv之間的關系，VCO5的輸出頻率與輸出時鐘頻率fc相同。
所述輸出時鐘頻率fc=fr·M/N以與現(xiàn)有技術相類似的方式由本發(fā)明的時鐘發(fā)生器獲得。然而，在該實施例中，如圖2所示，如果M不小于N，最大的頻率，即PLL電路的VCO5的輸出頻率fv與輸出時鐘頻率fc保持相同。
換句話說，不需要比輸入時鐘信號或輸出時鐘信號頻率更高的頻率，然而，在根據(jù)本實施例構成的時鐘發(fā)生器中，精確選擇的頻率步進是確定的。
在下面的段落中將描述實施例的具體實例。
假設將頻率為10MHz的輸入時鐘信號供給輸入時鐘端1，當頻率控制信號8和9的邏輯分別為(0,0),(0,1),(1,0)和(1,1)時，將第二分頻器的分頻系數(shù)控制為N=8,9,10,11。
于是，供給PLL電路的標準頻率fd分別成為1.25MHz(N=8),1.11MHz(N=9),1.00MHz(N=10)以及0.90MHz(N=11)。
因而，當?shù)谝环诸l器6的分頻系數(shù)M為M=64時，VCO5的輸出頻率fv分別成為80MHz(M=64,N=8),71MHz(M=64,N=9),64MHz(M=64,N=10)和58MHz(M=64,N=11)。
這樣，用本實施例的時鐘發(fā)生器，使用如CPU(圖中未示出)，依據(jù)IC芯片預期的操作來改變頻率控制寄存器8和9的邏輯狀態(tài)，可以得到對于各種預期的IC芯片操作的具有適當頻率的輸出時鐘信號。因而，可以降低IC芯片的工作頻率，例如，不需要高的工作速度時，可降低功耗。
進一步說，可以通過適當確定第一和第二分頻器6和2的分頻系數(shù)M和N來設定所需的輸出時鐘信號的頻率步進值，而不需要任何比所需IC芯片的工作頻率更高的頻率。
權利要求
1.一種時鐘發(fā)生器包括一個PLL(鎖相環(huán)路)電路，通過對標準時鐘信號進行頻率倍乘產(chǎn)生一個輸出時鐘信號；一個可變分頻器(2)，通過對輸入時鐘信號進行分頻得到供給所述PLL電路的標準時鐘信號；以及一個控制裝置(7)，用于有選擇地控制所述可變分頻器(2)的分頻系數(shù)。
2.如權利要求1所述的時鐘發(fā)生器，其特征在于所述PLL電路包括一個相位-頻率比較器(3)，將反饋信號的頻率和相位同所述標準時鐘信號的頻率和相位進行比較；一個LPF(低通濾波器)(4)，將所述相位-頻率比較器(3)的輸出信號中的低頻分量濾除；一個VCO(壓控振蕩器)(5)，產(chǎn)生對應于所述LPF(4)的輸出信號的所述輸出時鐘信號；以及一個分頻器(6)，通過對輸出時鐘信號進行分頻得到供給所述相位-頻率比較器的反饋信號。
3.如權利要求1所述的時鐘發(fā)生器，其特征在于所述控制裝置包括一個頻率控制寄存器(7)，用于確定頻率控制信號的邏輯狀態(tài)以設定所述可變分頻器(2)的分頻系數(shù)；以及一個裝置，根據(jù)所述輸出時鐘信號所供給的電路的所需工作速度控制所述頻率控制寄存器(7)。
4.如權利要求1所述的時鐘發(fā)生器，其特征在于所述時鐘發(fā)生器由半導體IC集成電路構成，而所述輸入時鐘信號由所述半導體IC提供的晶體振蕩器提供。
5.如權利要求1所述的時鐘發(fā)生器，其特征在于所述時鐘發(fā)生器置于半導體IC的內(nèi)部，而所述輸入時鐘信號由該半導體IC外部的電路提供。
全文摘要
本發(fā)明提供一種時鐘發(fā)生器,其可以以足夠精確的步進選擇輸出時鐘頻率,而不需要比輸出時鐘頻率更高的頻率,給IC芯片帶來高性能和低能耗,一個時鐘發(fā)生器包括一個PLL電路(3,4,5和6),它通過對標準時鐘信號進行頻率倍乘產(chǎn)生輸出時鐘信號,一個可變分頻器(2),通過對輸入時鐘信號進行分頻得到供給所述PLL電路的標準時鐘信號;以及一個控制裝置(7),用于有選擇地控制可變分頻器(2)的分頻系數(shù)。
文檔編號H03L7/183GK1209692SQ9811515
公開日1999年3月3日 申請日期1998年5月30日 優(yōu)先權日1997年5月30日
發(fā)明者川村隆裕 申請人:日本電氣株式會社