專利名稱：數(shù)字式模擬信號(hào)/數(shù)字信號(hào)的轉(zhuǎn)換電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種數(shù)字式模擬信號(hào)/數(shù)字信號(hào)的轉(zhuǎn)換電路，特別是一種將數(shù)字式模擬影像信號(hào)轉(zhuǎn)換成適合于液晶顯示器顯示的數(shù)字影像信號(hào)的電路。
隨著個(gè)人電腦的發(fā)展，進(jìn)而使一些視頻(video)、音頻(audio)等模擬信號(hào)經(jīng)電腦形成多媒體，經(jīng)處理的數(shù)字信號(hào)必須經(jīng)過(guò)數(shù)字/模擬轉(zhuǎn)換器還原成為模擬信號(hào)，才可為一般的揚(yáng)聲器或傳統(tǒng)CRT顯示器接收。而被還原的模擬信號(hào)有別于原始的模擬信號(hào)，稱之為“數(shù)字式模擬信號(hào)”，如

圖1所示。
若數(shù)字式模擬信號(hào)需要再次被某些數(shù)字裝置(指只能接受數(shù)字信號(hào)的裝置，例如液晶顯示(LCD)面板)取樣，以轉(zhuǎn)換成數(shù)字信號(hào)，則必須滿足一定的條件，才能精確地取樣成原來(lái)的數(shù)字信號(hào)。以下以影像信號(hào)及LCD面板應(yīng)用的信號(hào)為例進(jìn)行說(shuō)明。
LCD面板為一種僅能接收數(shù)字信號(hào)的裝置，而一般個(gè)人電腦上的顯示卡輸出的影像信號(hào)為前述的數(shù)字式模擬信號(hào)，因此當(dāng)這種影像信號(hào)進(jìn)入LCD面板時(shí)，必須使用模擬/數(shù)字轉(zhuǎn)換器進(jìn)行取樣以獲得數(shù)字信號(hào)。若在取樣過(guò)程中，無(wú)法精確地取樣或是取樣在模糊地帶，則會(huì)造成畫面失真或不清晰。
參考圖2，其中取樣時(shí)序CLK(正緣動(dòng)作)并非一適當(dāng)?shù)娜有盘?hào)，因?yàn)槠洳粌H使數(shù)字信號(hào)產(chǎn)生失真(可將圖2下方的判讀后的數(shù)字信號(hào)b0b1b2b3b4b5與圖2上方的數(shù)字式模擬信號(hào)做比較)，更產(chǎn)生了一些不明確的信號(hào)地帶。
圖3顯示三種不同的取樣時(shí)序CLK1、CLK2、CLK3，其中僅有CLK3為理想的取樣時(shí)序信號(hào)，說(shuō)明如下CLK1的動(dòng)作點(diǎn)并不理想，因?yàn)槿拥慕Y(jié)果會(huì)周期性地產(chǎn)生模糊現(xiàn)象。由此可知，當(dāng)取樣時(shí)序信號(hào)的頻率與該數(shù)字式模擬信號(hào)的原始數(shù)字信號(hào)的頻率一致時(shí)，才能避免此周期性模糊現(xiàn)象的產(chǎn)生。CLK2雖然符合上述條件，但是由于大部份的數(shù)字電子零件的動(dòng)作點(diǎn)皆有建立時(shí)間(setup time)與保持時(shí)間(hold time)的限制，且對(duì)不同的零件而言，建立時(shí)間與保持時(shí)間的要求不盡相同。圖中CLK2的取樣動(dòng)作點(diǎn)正好位于信號(hào)變化的邊緣，因此對(duì)模擬/數(shù)字轉(zhuǎn)換器而言，取樣后的數(shù)據(jù)可能為變化前或變化后的信號(hào)，故CLK2的取樣動(dòng)作點(diǎn)仍然不理想。
CLK3為一理想的取樣時(shí)序，因?yàn)槊總€(gè)取樣動(dòng)作點(diǎn)皆位于穩(wěn)定狀態(tài)可取樣得到明確的信號(hào)，且沒(méi)有遺漏任何信號(hào)，故為良好的取樣程序。
本發(fā)明的目的在于提供一種能夠自動(dòng)尋找一個(gè)合適的取樣時(shí)序的模擬/數(shù)字轉(zhuǎn)換電路，以避免信號(hào)在轉(zhuǎn)換過(guò)程中，失真或產(chǎn)生模糊信號(hào)。
為達(dá)到上述目的，本發(fā)明采取如下方案本發(fā)明的一種數(shù)字式模擬信號(hào)/數(shù)字信號(hào)的轉(zhuǎn)換電路，包括時(shí)序信號(hào)合成器及模擬/數(shù)字轉(zhuǎn)換電路；其特征在于，還包括；一數(shù)字減法器及一相位調(diào)整器；時(shí)序信號(hào)合成器，接受一同步信號(hào)與一頻率指示信號(hào)，輸出一時(shí)序信號(hào)CLK1；第一模擬/數(shù)字轉(zhuǎn)換器，接受數(shù)字式模擬信號(hào)與時(shí)序信號(hào)合成器輸出的時(shí)序信號(hào)CLK1，根據(jù)時(shí)序信號(hào)CLK1的取樣點(diǎn)而將數(shù)字式模擬信號(hào)轉(zhuǎn)換成一第一數(shù)字信號(hào)；第二模擬/數(shù)字轉(zhuǎn)換器，接受數(shù)字式模擬信號(hào)與時(shí)序信號(hào)合成器的輸出并經(jīng)過(guò)兩級(jí)緩沖器延遲的時(shí)序信號(hào)CLK2，根據(jù)延遲時(shí)序信號(hào)的取樣點(diǎn)，將數(shù)字式模擬信號(hào)轉(zhuǎn)換成一第二數(shù)字信號(hào)；數(shù)字減法器，接受第一與第二數(shù)字信號(hào)，將兩者相減而輸出；CPU，接受數(shù)字減法器的輸出信號(hào)ERR，輸出頻率指示信號(hào)送至?xí)r序信號(hào)合成器，并輸出一相位指示信號(hào)；
相位調(diào)整器，接受一水平同步信號(hào)與來(lái)自CPU的相位指示信號(hào)，調(diào)整水平同步信號(hào)的相位，經(jīng)過(guò)調(diào)整相位的水平同步信號(hào)送至?xí)r序信號(hào)合成器，作為其同步信號(hào)；第三模擬/數(shù)字轉(zhuǎn)換器，接受數(shù)字式模擬信號(hào)與時(shí)序信號(hào)合成器輸出并經(jīng)過(guò)一級(jí)緩沖器延遲的時(shí)序信號(hào)CLK，輸出一數(shù)字信號(hào)。
所述的數(shù)字式模擬信號(hào)/數(shù)字信號(hào)的轉(zhuǎn)換電路，其特征在于，還包括前級(jí)放大器，用以將所述數(shù)字式模擬信號(hào)作前級(jí)放大，然后再進(jìn)入所述第三模擬/數(shù)字轉(zhuǎn)換器。
所述的電路，其特征在于，所述時(shí)序信號(hào)合成器包括一鎖相回路與一個(gè)與其連接的分頻器。
附圖的簡(jiǎn)單說(shuō)明圖1數(shù)字式模擬信號(hào)的示意圖；圖2當(dāng)取樣時(shí)序不適當(dāng)時(shí)，所造成的不良數(shù)字信號(hào)示意圖；圖3適當(dāng)?shù)娜訒r(shí)序信號(hào)的示意圖；圖4本發(fā)明的數(shù)字式模擬信號(hào)/數(shù)字信號(hào)的轉(zhuǎn)換電路的方框圖；圖5與圖6藉由時(shí)序信號(hào)CLK1與CLK2判斷取樣時(shí)序CLK是否適當(dāng)?shù)氖疽鈭D；圖7本發(fā)明的流程圖。
結(jié)合附圖及實(shí)施例詳細(xì)說(shuō)明如下參考圖4，本發(fā)明的可將數(shù)字式模擬信號(hào)精確地轉(zhuǎn)換成數(shù)字信號(hào)的轉(zhuǎn)換電路包括時(shí)序信號(hào)合成器1、模擬/數(shù)字轉(zhuǎn)換器2、模擬/數(shù)字轉(zhuǎn)換器3、數(shù)字減法器4、CPU5、相位調(diào)整器6及模擬/數(shù)字轉(zhuǎn)換器7。
時(shí)序信號(hào)合成器1接受一同步信號(hào)與一頻率指示信號(hào)，根據(jù)該同步信號(hào)與頻率指示信號(hào)，輸出一時(shí)序信號(hào)CLK1。
模擬/數(shù)字轉(zhuǎn)換器2接受數(shù)字式模擬信號(hào)與時(shí)序信號(hào)合成器1輸出的時(shí)序信號(hào)CLK1，根據(jù)時(shí)序信號(hào)CLK1的取樣點(diǎn)而將數(shù)字式模擬信號(hào)轉(zhuǎn)換成一第一數(shù)字信號(hào)。
模擬/數(shù)字轉(zhuǎn)換器3接受數(shù)字式模擬信號(hào)與時(shí)序信號(hào)合成器1輸出并經(jīng)過(guò)兩級(jí)緩沖器延遲的時(shí)序信號(hào)CLK2，根據(jù)該延遲的時(shí)序信號(hào)CLK2的取樣點(diǎn)，將該數(shù)字式模擬信號(hào)轉(zhuǎn)換成一第二數(shù)字信號(hào)。
數(shù)字減法器4接受第一與第二數(shù)字信號(hào)，將兩者相減而輸出。
CPU 5，接受數(shù)字減法器4的輸出信號(hào)ERR，根據(jù)信號(hào)ERR而輸出頻率指示信號(hào)并送至?xí)r序信號(hào)合成器1，并輸出一相位指示信號(hào)。
相位調(diào)整器6接受水平同步信號(hào)H-Sync與來(lái)自CPU 5的相位指示信號(hào)，根據(jù)此相位指示信號(hào)而調(diào)整水平同步信號(hào)H-Sync的相位，將經(jīng)過(guò)調(diào)整相位的水平同步信號(hào)送至?xí)r序信號(hào)合成器1，作為其同步信號(hào)。
模擬/數(shù)字轉(zhuǎn)換器7接受數(shù)字式模擬信號(hào)與時(shí)序信號(hào)合成器1輸出并經(jīng)過(guò)一級(jí)緩沖器延遲的時(shí)序信號(hào)CLK，輸出一數(shù)字信號(hào)，此數(shù)字信號(hào)為整個(gè)電路的輸出信號(hào)。
參考圖7，圖4的電路動(dòng)作方式如下(1)當(dāng)數(shù)字減法器4的輸出信號(hào)ERR為低值，模擬/數(shù)字轉(zhuǎn)換器7所輸出的數(shù)字信號(hào)為所求，否則進(jìn)行步驟(2)；(2)CPU 5發(fā)出相位指示信號(hào)，通知相位調(diào)整器6延遲輸入的水平同步信號(hào)H-Sync的相位，進(jìn)一步使時(shí)序信號(hào)合成器1所輸出的時(shí)序信號(hào)CLK1的相位被延遲，接著進(jìn)行步驟(3)；(3)檢查時(shí)序信號(hào)CLK1的相位延遲是否已超過(guò)一周期，若未超過(guò)則進(jìn)行步驟(1)，否則進(jìn)行步驟(4)；(4)CPU 5發(fā)出頻率指示信號(hào)，通知時(shí)序信號(hào)合成器1改變輸出的時(shí)序信號(hào)CLK1的頻率，回到步驟(1)。
此外，本發(fā)明的將數(shù)字式模擬信號(hào)精確地轉(zhuǎn)換成數(shù)字信號(hào)的電路還可包括前級(jí)放大器，用以將該數(shù)字式模擬信號(hào)作前級(jí)放大，然后再進(jìn)入模擬/數(shù)字轉(zhuǎn)換器7。
如圖4所示，水平同步信號(hào)H-Sync經(jīng)過(guò)相位調(diào)整器6調(diào)整相位之后，進(jìn)入時(shí)序信號(hào)合成器1作為其同步信號(hào)，時(shí)序信號(hào)合成器1將該同步信號(hào)倍頻之后，產(chǎn)生的信號(hào)經(jīng)過(guò)一級(jí)緩沖器，然后進(jìn)入模擬/數(shù)字轉(zhuǎn)換器7作為其取樣時(shí)序，模擬/數(shù)字轉(zhuǎn)換器7輸出的數(shù)字信號(hào)即為所需的數(shù)字信號(hào)。
分頻器(除N)由CPU5控制其N值的大小，藉此控制取樣時(shí)序的頻率(取樣時(shí)序的頻率＝N×(水平同步信號(hào)H-Sync的頻率))。在此結(jié)構(gòu)中，除了必須控制取樣時(shí)序信號(hào)的頻率，還必須控制數(shù)字式模擬信號(hào)與取樣時(shí)序的相位(即數(shù)字式模擬信號(hào)與取樣時(shí)序信號(hào)兩者的相位關(guān)系)，如此才能精確地將數(shù)字式模擬信號(hào)取樣以成為數(shù)字信號(hào)。
為了上述目的，本發(fā)明利用以下的簡(jiǎn)單電路來(lái)改變數(shù)字式模擬信號(hào)與取樣時(shí)序的相位，以達(dá)到調(diào)整的目的。
數(shù)字式模擬信號(hào)伴隨有一水平同步信號(hào)H-Sync，而水平同步信號(hào)相對(duì)于數(shù)字式模擬信號(hào)有一定的相位關(guān)系。此外，對(duì)時(shí)序信號(hào)合成器1而言，其輸出的時(shí)序信號(hào)與輸入的同步信號(hào)之間的相位亦保持一定，因此，若改變?cè)撍酵叫盘?hào)與數(shù)字式模擬信號(hào)兩者的相位關(guān)系，即可改變時(shí)序信號(hào)合成器1輸出的時(shí)序信號(hào)與數(shù)字式模擬信號(hào)兩者的相位關(guān)系。
如圖4所示，本發(fā)明利用CPU 5來(lái)控制相位調(diào)整器6，以調(diào)整水平同步信號(hào)H-Sync的相位，進(jìn)而改變時(shí)序信號(hào)合成器1輸出的時(shí)序信號(hào)與數(shù)字式模擬信號(hào)兩者的相位關(guān)系。
利用圖4中時(shí)序信號(hào)合成器1輸出的時(shí)序信號(hào)CLK1，分別輸至模擬/數(shù)字轉(zhuǎn)換器2、3、7；一路直接輸入至模擬/數(shù)字轉(zhuǎn)換器2；一路經(jīng)過(guò)二級(jí)緩沖器成為CLK2，然后進(jìn)入模擬/數(shù)字轉(zhuǎn)換器3；再一路經(jīng)過(guò)一級(jí)的緩沖器成為CLK，然后進(jìn)入模擬/數(shù)字轉(zhuǎn)換器7。假設(shè)一級(jí)緩沖器的延遲時(shí)間為3ns，則CLK1比CLK快了3ns，而CLK2比CLK慢了3ns。如圖5所示，若取樣時(shí)序CLK的取樣工作點(diǎn)落在數(shù)字式模擬信號(hào)的平坦區(qū)的正中央，則CLK1與CLK2兩者取樣得到的值非常接近，數(shù)字減法器4的輸出ERR“幾乎為0”。相反地，如圖6所示，若取樣時(shí)序CLK的取樣工作點(diǎn)落在數(shù)字式模擬信號(hào)的變化邊緣，則CLK1與CLK兩者取樣得到的值具有相當(dāng)大的差異，ERR的值亦很大。因此，可利用數(shù)字減法器4的輸出ERR來(lái)判斷模擬/數(shù)字轉(zhuǎn)換器7的取樣動(dòng)作點(diǎn)是否適當(dāng)。
本發(fā)明的時(shí)序信號(hào)合成器1包括一鎖相回路及一分頻器。
與現(xiàn)有技術(shù)相比本發(fā)明的數(shù)字式模擬信號(hào)/數(shù)字信號(hào)的轉(zhuǎn)換電路具有以下效果1、不須考慮線路中所選用的信號(hào)/數(shù)字轉(zhuǎn)換器的建立時(shí)間、保持時(shí)間是否有差異，因?yàn)榇穗娐肥且员容^取樣后的數(shù)值作為判定基準(zhǔn)；2.對(duì)于動(dòng)態(tài)的數(shù)字式模擬信號(hào)仍可正常工作，亦不會(huì)因?yàn)樵摂?shù)字式模擬信號(hào)太復(fù)雜而使其功能下降或無(wú)法動(dòng)作，可大大提高自動(dòng)調(diào)整范圍的限制。
權(quán)利要求
1.一種數(shù)字式模擬信號(hào)/數(shù)字信號(hào)的轉(zhuǎn)換電路，包括時(shí)序信號(hào)合成器及模擬/數(shù)字轉(zhuǎn)換電路；其特征在于，還包括；一數(shù)字減法器及一相位調(diào)整器；時(shí)序信號(hào)合成器，接受一同步信號(hào)與一頻率指示信號(hào)，輸出一時(shí)序信號(hào)CLK1；第一模擬/數(shù)字轉(zhuǎn)換器，接受數(shù)字式模擬信號(hào)與時(shí)序信號(hào)合成器輸出的時(shí)序信號(hào)CLK1，根據(jù)時(shí)序信號(hào)CLK1的取樣點(diǎn)而將數(shù)字式模擬信號(hào)轉(zhuǎn)換成一第一數(shù)字信號(hào)；第二模擬/數(shù)字轉(zhuǎn)換器，接受數(shù)字式模擬信號(hào)與時(shí)序信號(hào)合成器的輸出并經(jīng)過(guò)兩級(jí)緩沖器延遲的時(shí)序信號(hào)CLK2，根據(jù)延遲時(shí)序信號(hào)的取樣點(diǎn)，將數(shù)字式模擬信號(hào)轉(zhuǎn)換成一第二數(shù)字信號(hào)；數(shù)字減法器，接受第一與第二數(shù)字信號(hào)，將兩者相減而輸出；CPU，接受數(shù)字減法器的輸出信號(hào)ERR，輸出頻率指示信號(hào)送至?xí)r序信號(hào)合成器，并輸出一相位指示信號(hào)；相位調(diào)整器，接受一水平同步信號(hào)與來(lái)自CPU的相位指示信號(hào)，調(diào)整水平同步信號(hào)的相位，經(jīng)過(guò)調(diào)整相位的水平同步信號(hào)送至?xí)r序信號(hào)合成器，作為其同步信號(hào)；第三模擬/數(shù)字轉(zhuǎn)換器，接受數(shù)字式模擬信號(hào)與時(shí)序信號(hào)合成器輸出并經(jīng)過(guò)一級(jí)緩沖器延遲的時(shí)序信號(hào)CLK，輸出一數(shù)字信號(hào)。
2.根據(jù)權(quán)利要求1所述的數(shù)字式模擬信號(hào)/數(shù)字信號(hào)的轉(zhuǎn)換電路，其特征在于，還包括前級(jí)放大器，用以將所述數(shù)字式模擬信號(hào)作前級(jí)放大，然后再進(jìn)入所述第三模擬/數(shù)字轉(zhuǎn)換器。
3.根據(jù)權(quán)利要求1所述的電路，其特征在于，所述時(shí)序信號(hào)合成器包括一鎖相回路與一個(gè)與其連接的分頻器。
全文摘要
一種數(shù)字式模擬信號(hào)/數(shù)字信號(hào)的轉(zhuǎn)換電路,包括:一時(shí)序信號(hào)產(chǎn)生器、三個(gè)模擬/數(shù)字轉(zhuǎn)換器、一數(shù)字減法器、一CPU及一相位調(diào)整器;時(shí)序信號(hào)合成器分別與三個(gè)模擬/數(shù)字轉(zhuǎn)換器連接;其中二個(gè)模擬/數(shù)字轉(zhuǎn)換器分別與數(shù)字減法器連接;CPU分別與時(shí)序信號(hào)合成器、數(shù)字減法器及相位調(diào)整器連接;第三模擬/數(shù)字轉(zhuǎn)換器接受數(shù)字式模擬信號(hào),并同時(shí)接受時(shí)序信號(hào)合成器輸出的經(jīng)過(guò)一級(jí)緩沖器延遲的時(shí)序信號(hào),輸出數(shù)字信號(hào)。
文檔編號(hào)H03M1/12GK1246000SQ98118628
公開(kāi)日2000年3月1日 申請(qǐng)日期1998年8月20日 優(yōu)先權(quán)日1998年8月20日
發(fā)明者陳建州 申請(qǐng)人:瑞軒科技股份有限公司