專利名稱：信號傳輸電路、cmos半導(dǎo)體器件以及線路板的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及信號傳輸電路、CMOS半導(dǎo)體器件以及線路板，更具體地說，涉及具有輔助電路的信號傳輸電路、具有輔助電路的CMOS半導(dǎo)體器件以及具有輔助電路的線路板。
隨著半導(dǎo)體集成電路器件尺寸的增大，形成半導(dǎo)體集成電路器件的半導(dǎo)體芯片的尺寸也在增大。結(jié)果，形成在半導(dǎo)體芯片內(nèi)的信號線(例如分配時鐘的信號線、形成總線的信號線等)的長度趨向加長。


圖1表示形成于集成電路器件內(nèi)的每一類信號線的配置。大規(guī)模集成電路器件形成于邊長約為15mm至20mm的方形半導(dǎo)體芯片CP中。所以，形成在集成電路器件內(nèi)部的信號線LIN的長度達到20mm以上的并不少見。
圖1所示的A表示在激勵器電路DR和被激勵電路RC之間信號線LIN的長度不足100μm的線路布線。B表示線長超過20mm的布線。C表示如將多個被激勵電路RC連到信號線LIN的總線或時鐘配線的布線。
在連接激勵電路DR和被激勵電路RC的信號線LIN上產(chǎn)生接線電容CL。在被激勵電路RC的輸入端上形成輸入電容CG。在A、B和C中的連線電容CL的值互不相同，且在A、B和C中的輸入電容CG的值互不相同。輸入電容CG的值正比于連到信號線LIN上的被激勵電路RC的數(shù)目。接線電容CL的值正比于信號線LIN的長度。
從這個觀點來考慮布線A、B和C，則布線A(當(dāng)連接到信號線LIN時)具有最小的電容值。其后，布線B的電容值大于布線A的，布線C的電容值大于布線B的。取決于這一電容值的不同，信號的傳輸特性大有差異。
圖3表示當(dāng)對這些布線A、B、C的每一個加上階躍脈沖時所產(chǎn)生的階躍響應(yīng)波的波形。圖3A表示由圖1所示布線A產(chǎn)生的階躍響應(yīng)波的波形。圖3B表示由圖1所示布線B產(chǎn)生的階躍響應(yīng)波的波形。圖3C表示由圖1所示布線C產(chǎn)生的階躍響應(yīng)波的波形。如圖3可見，在圖1所示布線A的線長度上，在階躍波形的上升沿中實際上看不出有延時。然而，在布線B和C中，階躍波的形狀大大地變圓，產(chǎn)生長的響應(yīng)延時，尤其在具有連接許多被激勵電路RC的長信號線LIN的布線C，這種傾向顯得突出。
圖4表示響應(yīng)波的波形。布線A幾乎正常地將輸入脈沖傳輸?shù)奖患铍娐稲C。然而，布線B和C各自幾乎不將該脈沖傳輸?shù)剿鼈兊谋患铍娐稲C。換言之，可以認為具有大電容的信號線不能傳輸具有窄脈寬的脈沖。這是扼止大規(guī)模半導(dǎo)體芯片發(fā)展的一個主要因素。
作為類似現(xiàn)象，該因素的內(nèi)容也對連接封裝于線路板(印刷電路板)上的集成電路器件之間的信號線施加影響。
應(yīng)當(dāng)指出，為了提高半導(dǎo)體集成電路器件的集成度，器件和晶體管的加工線度要求精細，引線的寬度必須形成得薄。在這方面，可以認為信號線上所產(chǎn)生的電容值變小。然而，當(dāng)線寬做得薄時，絕緣層的厚度同時也做得薄。因而，即使形成區(qū)由于集成度提高而減少，信號線的接線電容CL和被激勵電路RC的輸入電容CG并沒減小很多。
另一方面，為解決這個問題，例如，在如圖5所示鐘脈沖被分配到許多線路區(qū)MAP的線路中，可以連接大電容激勵器電路DR1、中電容激勵器電路DR2和小電容激勵器電路DR3到電路上，外觀上看來是一種可行的方法。然而，如果激勵器電路DR1、DR2和DR3連接到每一信號線LIN，則集成電路內(nèi)的線路數(shù)增加。結(jié)果功耗也增加。此外，信號通過的線路數(shù)也增加，所以定時精度也變壞。
本發(fā)明的一個目的是提供一種信號傳輸電路，即使通過長信號線，該信號傳輸電路也能保證信號傳輸而不增加集成電路內(nèi)的集成度。
本發(fā)明的另一個目的是提供能解決上述問題的信號傳輸電路、CMOS半導(dǎo)體器件和線路板。通過在本發(fā)明的各項獨立權(quán)利要求中所述的特性的組合可以達到本發(fā)明的目的。本發(fā)明的從屬權(quán)利要求進一步確定本發(fā)明有利的實施例。本發(fā)明提出一種具有輔助電路結(jié)構(gòu)的信號傳輸電路，該輔助電路連接到信號傳輸電路的信號線位置上，它具有低輸出阻抗并輸出電源電壓的中點電壓。
按照基于這一發(fā)明的信號傳輸電路，具有低輸出阻抗并輸出電源電壓中點電壓的輔助電路連接到具有大的接線電容或大的輸入電容的信號線的位置上。結(jié)果，信號線的電壓被激勵穩(wěn)定于電源電壓的中點電壓上。換句話說，該被激勵電路被激勵穩(wěn)定于它自己的閾值電壓上。
由于輔助電路的輸出阻抗低，所以信號的幅度小。然而，由于被激勵電路被激勵穩(wěn)定于它自己的閾值上，所以該被激勵電路有把握地被接通和截止，且即使所給出信號的幅度小也能夠接收該信號。此外，由于輔助電路的輸出阻抗低，決定傳輸信號的過渡時間的時間常數(shù)(在這時為電阻和電容的乘積)變小。結(jié)果，信號能高速通過信號傳輸電路。
因此，即使接線電容和輸入電容量大，輸入脈沖能通過信號線傳輸而無輸入脈沖波形的失真。
而且，由于傳輸信號的幅度小，所以提供給接收電容和輸入電容的轉(zhuǎn)移充放電電流量減小。結(jié)果，工作期間的功耗量也減小。
為解決上述問題，按照本發(fā)明的第一方面，設(shè)置有為發(fā)送傳輸信號的具有激勵電路的信號傳輸電路；為傳播該傳輸信號的信號線；以及被激勵電路，它由兩個電源電壓VSS和VDD(VDD＞VSS)激勵，接受通過信號線傳播的傳輸信號。這一信號傳輸電路具有一輔助電路，用于輸出規(guī)定的電壓給信號線，該規(guī)定的電壓大于電源電壓VSS并小于電源電壓VDD。
按照本發(fā)明的第二方面，這樣提供如本發(fā)明的第一方面所述的信號傳輸電路，使被激勵電路具有一數(shù)字電路，該數(shù)字電路響應(yīng)于輸入到該被激勵電路的電壓，輸出兩個二進制電壓輸出值中的一個，并且輔助電路輸出一近似匹配于閾值電壓的電壓，在此電壓上，數(shù)字電路的輸出從兩個二進制電壓輸出值中的一個被翻轉(zhuǎn)為該兩個二進制電壓輸出值中的另一個。
按照本發(fā)明的第三方面，這樣提供如本發(fā)明的第二方面所述的信號傳輸電路，使輔助電路輸出電壓近似為電源電壓VSS和VDD的中點電壓。
按照本發(fā)明的第四方面，這樣提供如本發(fā)明的第一方面所述的信號傳輸電路，使輔助電路具有低于激勵電路輸出阻抗的輸出阻抗。
按照本發(fā)明的第五方面，這樣提供如本發(fā)明的第四方面所述的信號傳輸電路，使輔助電路的輸出阻抗為激勵電路的輸出阻抗的1/4至1/2。
按照本發(fā)明的第六方面，這樣提供如本發(fā)明的第一方面所述的信號傳輸電路，使輔助電路具有包括輸入端和輸出端的第一倒相器和反饋電路，該反饋電路連接第一倒相器的輸入端和輸出端。
按照本發(fā)明的第七方面，這樣提供如本發(fā)明的第六方面所述的信號傳輸電路，使被激勵電路具有第二倒相器，并使第二倒相器的β比值約等于第一倒相器的β比值。
按照本發(fā)明的第八方面，這樣提供如本發(fā)明的第一方面所述的信號傳輸電路，使輔助電路具有一個P型FET和一個N型FET。并對P型FET和N型FET的柵極分別加上正向偏壓。
按照本發(fā)明的第九方面，這樣提供如本發(fā)明的第一方面所述的信號傳輸電路，使輔助電路具有一電壓源，該電壓源輸出大于電源電壓VSS并小于電源電壓VDD的規(guī)定電壓。
按照本發(fā)明的第十方面，這樣提供如本發(fā)明的第九方面所述的信號傳輸電路，使輔助電路還有低阻抗緩沖器電路，該緩沖器電路降低電壓源已經(jīng)輸出的電壓的輸出阻抗。
按照本發(fā)明的第十一方面，這樣提供如本發(fā)明的第一至第十方面中任一個所述的信號傳輸電路，使該信號傳輸電路還具有截止電路，它截止信號線和輔助電路之間的電流。
按照本發(fā)明的第十二方面，這樣提供如本發(fā)明的第一方面所述的信號傳輸電路，使輔助電路具有一個“與非”門和將該“與非”門的輸入端與輸出端相連的反饋電路。
按照本發(fā)明的第十三方面，這樣提供如本發(fā)明的第十二方面所述的信號傳輸電路，使所述“與非”門包括輸入控制信號的控制端，控制信號使信號線和輔助電路之間的電流截止。
按照本發(fā)明的第十四方面，這樣提供如本發(fā)明的第一方面所述的信號傳輸電路，使輔助電路具有一個“或非”門和將該“或非”門的輸入端與輸出端相連的反饋電路。
按照本發(fā)明的第十五方面，這樣提供如本發(fā)明的第十四方面所述的信號傳輸電路，使所述“或非”門包括輸入控制信號的控制端，控制信號使信號線和輔助電路之間的電流截止。
按照本發(fā)明的第十六方面，這樣提供如本發(fā)明的第一方面所述的信號傳輸電路，使輔助電路連接到信號線的端頭上。
按照本發(fā)明的第十七方面，這樣提供具有信號傳輸電路的CMOS半導(dǎo)體器件，該信號傳輸電路具有發(fā)送傳輸信號的激勵器電路；傳播傳輸信號的信號線；以及由兩個電源電壓VSS和VDD(VDD＞VSS)驅(qū)動的被激勵電路，接受已經(jīng)通過信號線傳送的傳輸信號，使信號傳輸電路具有輔助電路，該輔助電路將大于電源電壓VSS并小于電源電壓VDD的規(guī)定電壓輸出至信號線。
按照本發(fā)明的第十八方面，這樣提供如本發(fā)明的第十七方面所述的CMOS半導(dǎo)體器件，使輔助電路的輸出阻抗低于激勵器電路的輸出阻抗。
按照本發(fā)明的第十九方面，這樣提供如本發(fā)明的第十七方面所述的CMOS半導(dǎo)體器件，使輔助電路的β比值約等于被激勵電路的β比值。
按照本發(fā)明的第二十方面，提供一種電路板，該電路板具有第一半導(dǎo)體器件、第二半導(dǎo)體器件和信號線圖形，第一半導(dǎo)體器件有用于發(fā)送傳輸信號的激勵器電路，第二半導(dǎo)體器件由兩個電源電壓VSS和VDD(VDD＞VSS)所驅(qū)動，具有接受傳輸信號的被激勵電路，信號線圖形用于從激勵電路傳播該傳輸信號到被激勵電路。該電路板具有輔助電路，它對信號線輸出大于電源電壓VSS并小于電源電壓VDD的規(guī)定電壓。
按照本發(fā)明的第二十一方面，這樣提供如本發(fā)明的第二十方面所述的電路板，使輔助電路的輸出阻抗低于激勵器電路的輸出阻抗。
上述的本發(fā)明的概述并未列出本發(fā)明的全部的所需特征。這組特征的次級組合也由本發(fā)明的范圍所涵蓋。
圖1為說明傳統(tǒng)工藝固有問題的半導(dǎo)體芯片的放大頂視圖。
圖2為說明傳統(tǒng)工藝的連接圖。
圖3為說明圖2工作狀態(tài)的波形圖。
圖4為說明圖2另一種工作狀態(tài)的波形圖。
圖5為說明解決傳統(tǒng)工藝中存在的問題的方法的半導(dǎo)體芯片的放大頂視圖。
圖6為說明本發(fā)明要旨的方塊圖。
圖7為詳細表明圖6所示每一部分方塊圖的連接圖。
圖8為說明圖7所示實施例的工作的曲線圖。
圖9為說明圖7所示實施例的工作的等效電路圖。
圖10表示圖9所示等效電路每一部分的波形。
圖11為說明本發(fā)明的實用例的方塊圖。
圖12為說明本發(fā)明另一個實用例的方塊圖。
圖13為說明本發(fā)明再一個實用例的方塊圖。
圖14為說明本發(fā)明中所用的輔助電路的變換實例的連接圖。
圖15為說明本發(fā)明中所用另一輔助電路變換例的連接圖。
圖16為圖15的等效電路圖。
圖17為說明圖15所示實施例之實用例的方塊圖。
圖18為說明本發(fā)明中所用的輔助電路裝有截止裝置實例的連接圖。
圖19為說明圖18所示截止裝置另一例的連接圖。
圖20為說明截止裝置裝入圖14所示輔助電路的配置的連接圖。
圖21為說明截止裝置裝入圖15所示輔助電路和圖17所示輔助電路用作中點電壓源的配置連接圖。
圖22為按照本發(fā)明另一信號傳輸電路實施例的方塊圖。
圖23表示其中采用“與非”門的輔助電路的具體配置圖。
圖24是按照本發(fā)明的信號傳輸電路的另一實施例的方塊圖。
圖25表示其中采用“或非”門的輔助電路的具體配置圖。
通過它的實施例說明本發(fā)明。然而下面的實施例并不限制在權(quán)利要求中所述的本發(fā)明的范圍。而且，并不是實施例中所述的特征的所述組合對解決本發(fā)明是必不可少的。
圖6表示按照本發(fā)明的信號傳輸電路的一實施例。圖6中，DR、RC、LIN、CL和CG分別為激勵器電路、被激勵電路、信號線、接線電容和輸入電容，如已經(jīng)參照附圖解釋過那樣。
在這一發(fā)明中，輔助電路AC連接到信號線LIN的位置上。輔助電路AC可以例如通過對CMOS電路做成的倒相器INV(極性轉(zhuǎn)換電路)連接全部反饋電路NF來構(gòu)成。
在高速傳輸信號中，通過信號線傳播的信號會由被激勵電路所反射。這時，當(dāng)被激勵電路接收信號時，反射信號的波形中會產(chǎn)生過沖或下沖。為了減小這種過沖或下沖的大小，輔助電路AC可連接到信號線LIN的端頭上。
圖7表示一例具體的電路結(jié)構(gòu)。在此例中，激勵器電路DR和被激勵電路RC都含有一個CMOS電路做成的倒相器。輔助電路AC也通過連接CMOS電路結(jié)構(gòu)的倒相器與全部反饋電路NF來構(gòu)成。按照輔助電路AC的電路結(jié)構(gòu)，倒相器的輸入和輸出端的公共結(jié)點J的電壓可近似地穩(wěn)定在電源電壓VDD-VSS的中點。其原因?qū)⒄請D8來解釋。
在圖8中，曲線Y代表倒相器IV的直流傳輸特性(輸出電壓與輸入電壓之間的關(guān)系)。
由于倒相器具有邏輯翻轉(zhuǎn)(非)功能，因此倒相器在邏輯閾值的附近呈現(xiàn)衰減特性。
這里，如果通過短接輸入端與輸出端(或者用電阻之類連接輸入端與輸出端)施加全部反饋以構(gòu)成根據(jù)本發(fā)明的輔助電路AC，則輸入電壓值等于輸出電壓值。因而如果在曲線Y上畫上由Vin=Vout給出的直線X，則顯然此電路的輸出電壓等于直線X與曲線Y交點的Y坐標。
這個交點是表示直流傳輸特征的曲線上輸出電壓被翻轉(zhuǎn)的一點。換句話說，這個交點的Y坐標等于倒相器的邏輯閾值。
在P型FET和N型FET構(gòu)成倒相器的情況中，P型FET的通態(tài)電阻等于N型FET的通態(tài)電阻，這一交點精確地變成電源電壓的中點。
這里，為簡單起見，采用術(shù)語“通態(tài)電阻”。然而，實際上P型FET和N型FET的通態(tài)電阻的特性曲線具有非線性。為了稍加精確地解釋，將采用稱為漏電流系數(shù)β的數(shù)作為表示FET的漏電流容易流動的指數(shù)。
漏電流系數(shù)β是由MOSFET的尺寸、長寬比等所決定的比值常數(shù)。
如果N型FET的β和P型FET的β分別表示為βn和βp，則βn=(W/Leff)·(εox/Tox)·μn,effβp=(W/Leff)·(εox/Tox)·μp,eff式中，W為門寬度，Leff為有效門長度；Tox為門氧化物薄膜的厚度；εox為門氧化物薄膜的介電常數(shù)；μn,eff為電子的有效遷移率，μp,eff為空穴的有效遷移率。
采用這一β,MOSFET的漏極電流可方便地表示如下。
Id=β{(Vgs-Vt)Vds-(1/2)(Vds2)}(Vds≤Vgs-ds)Id=(1/2)β(Vgs-Vt)2(Vds＞Vgs-ds)在硅的情況下，空穴的遷移率約為電子的一半。因此，如果N型FET和P型FET做成相同的形狀(假定它們有相同的閾電壓)，那末就能說流過N型FET的電流量為流過P型FET的電流量的兩倍。
N型FET的通態(tài)電阻是P型FET的一半。在標準器件中，通常設(shè)置N型FET的β等于P型FET的，或通常設(shè)置N型FET的形狀(寬度、高度)等于P型FET的。
在改變N型FET的β對P型FET的β的比值(βR=βn/βp,β比值)約為10倍的情況下，最后的變化由圖8中所示曲線Y1和Y2所表示。這里，通過設(shè)置βn＞βp(βR=10)來表示Y1，通過設(shè)置βn＜βp(βR=0.1)，來表示Y2(βn、βp分別為N型FET和P型FET的漏電流系數(shù))。
在這種情況下，以與輔助電路AC相同的方式，通過調(diào)節(jié)構(gòu)成被激勵電路RC的倒相器IV的N型FET QN和P型FET QP之間的β比值，可以調(diào)節(jié)閾電壓(被激勵電路RC翻轉(zhuǎn)的電壓)等于電源電壓VDD-VSS的中點電壓。因此，通過將構(gòu)成輔助電壓AC的倒相器IV和構(gòu)成被激勵電路RC的倒相器之間的關(guān)系調(diào)整為上述的關(guān)系(其中取相同的β比值)，被穩(wěn)定在它自己閾值電壓的被激勵電路RC接受由激勵器電路DR送出的信號。
圖9表示這一信號傳輸電路的等效電路。激勵器電路DR可等效地用開關(guān)SW來表示。ROUT表示激勵器電路DR的輸出阻抗。圖9中，省略了信號線LIN的直流電阻。RM表示等效于輔助電路AC的輸出阻抗的等效電阻。換言之，輔助電路AC可表示成經(jīng)過阻值為RT的等效電阻連接到中點電壓VC上的一個電路。
當(dāng)開關(guān)SW被接到激勵器電路DR的觸點A側(cè)時，正電壓VDD就通過輸出阻抗ROUT加到信號線LIN。這時，電流I1流過等效電阻RM的阻抗RT。同時，在結(jié)點J產(chǎn)生了相對于中點電壓VC偏向正側(cè)的電壓E1(圖10A和10B)。電壓V1可表示為E1=(VDD-VSS)RT/(RT+ROUT)(1)另一方面，在激勵器電路DR中，如將開關(guān)SW轉(zhuǎn)接到觸點B一側(cè)，電源電壓Vss加到信號線LIN上。從而，這時電流I2流過輔助電路AC的阻抗，在結(jié)點J的電壓相對于中點電壓VC偏移到負側(cè)的E2。電壓E2可以表示為E2=(VSS-VC)RT/(RT+ROUT) (2)已如上述，輔助電路AC的等效電阻RM的阻值RT很小，滿足關(guān)系RT＜＜ROUT。因此在結(jié)點J產(chǎn)生的信號的幅度E1和E2是微小值。此外，由于當(dāng)被激勵電路RC工作時，被激勵電路RC的翻轉(zhuǎn)工作的閾值是中點電壓VC，所以被激勵電路RC由分別落入結(jié)點J產(chǎn)生的電壓E1和E2幅度范圍內(nèi)電壓EA和EB(圖10B)有把握地翻轉(zhuǎn)。因此在結(jié)點J電壓交叉中點電壓VC之后，被激勵電路RC立即被翻轉(zhuǎn)。即使接線電容CL和輸入電容CG的總和較大且信號線LIN的電壓變化有延時，被激勵電路RC的輸出也能以圖10C所示的實際上無失真的波形傳輸。
現(xiàn)有說明輸出阻抗RT和輸出阻抗ROUT之間的關(guān)系。如上面給出的方程所表明，電壓E1和E2是RT和ROUT的函數(shù)。應(yīng)該指出，當(dāng)RT趨向于零時，電壓E1和E2趨于零。然而，由于被激勵電路RC有閾值電壓，所以必須確定RT值在被激勵電路RC的信號靈敏度范圍內(nèi)。當(dāng)輸入為L時，被激勵電路RC能夠輸出穩(wěn)定值L或H時的最大輸入電壓表示為VthL。當(dāng)輸入為H時，被激勵電路RC能輸出穩(wěn)定值L或H時的最小輸入電壓表示為VthH。作為一種替換，當(dāng)輸入從L逐漸增大時，被激勵電路RC的輸出電壓實質(zhì)上開始改變時的輸入電壓可由VthL表示。這時，當(dāng)輸入逐漸從H減小時，被激勵電路RC的輸出電壓實質(zhì)上開始變化時的輸入電壓可由VthH表示。例如，當(dāng)被激勵電路RC的輸入電壓VthHVthL分別接近VC+(VDD-VC)×0.2和VC+(VSS-VC)×0.2時，按照方程(1)和(2)，希望比值RT/ROUT在1/4至1/2之間。
應(yīng)當(dāng)指出，本說明書中采用術(shù)語“中點電壓”并非一定意味電源電壓VSS和VDD之間精確的中點電壓。如已經(jīng)參照圖8解釋過，中點電壓指電源電壓VSS和VDD之間的任何中間電壓，它隨著β比值而變。
因此，如圖11所示，即使有許多被激勵電路RC被連接到線LIN，通過將輔助電路AC連到信號線LIN上，每個被激勵電路RC也能隨著激勵器電路DR的輸出電壓變化而工作。結(jié)果，例如同時的鐘脈沖(無時滯)能提供給每個被激勵電路RC。
圖12表示圖11所示實施例的一個變換實施例。該實施例表明，不論輔助電路AC接入信號線LIN的位置如何也能達到正常的工作。
所有上述的信號線LIN都形成在同一半導(dǎo)體芯片的內(nèi)部。為了將本發(fā)明應(yīng)用于形成在集成電路外的信號線，如圖13所示，例如在集成電路器件LSI1和LSI2之間連接的信號線LIN的情況，輔助電路AC必須連接到信號線LIN的終端側(cè)。換言之，一種分布常數(shù)電路之類(例如微帶線)通常用作信號線LIN形成于集成電路器件之外以匹配信號線LIN的特性阻抗與規(guī)定的阻抗。一部分分布常數(shù)電路具有電感和電容。因而希望將輔助電路AC連接到信號線LIN的終端，如圖13所示。
圖13表示按照本發(fā)明實施例的印制電路板PCB。該板上有LSI1、LSI2以及信號線LIN圖形。輔助電路AC連到該信號線LIN上。LSI1有送出傳輸信號的激勵器電路。LSI2有接收傳輸信號的被激勵電路。如上已說明，輔助電路AC連接到信號線LIN的終端。如上述的實施例那樣，該輔助電路AC輸出一個大于電源電壓VSS并小于電源電壓VDD的規(guī)定電壓。此外，所述輔助電路AC的輸出阻抗低于LSI1的激勵器電路的輸出阻抗。
圖14和15表示輔助電路的變換實施例。圖14的輔助電路AC的接法是直接將正向偏壓分別加到P型FET QP和N型FET QN的柵極。借助這種接法，P型FET QP和N型FET QN始終導(dǎo)通，結(jié)點J的電壓保持在電壓VDD和VSS之間的中點電壓上。結(jié)果，輔助電路AC起具有低阻抗的中點電壓源的作用。
圖15的輔助電路AC由組合低阻抗緩沖器電路LOW和中點電壓源EJV而構(gòu)成。低阻抗緩沖器電路LOW的接法正好與倒相器相反。即，N型FET QN的漏極接到正電壓側(cè)VDD,P型FET QP的漏極接到負電壓側(cè)VSS,QN和QP的源極相連，QN和QP的柵極相連，來自中點電壓源EJV的中點電壓VC加到兩個柵極的共同接點上。
圖16表示圖15所示低阻抗緩沖器電路LOW的等效電路。構(gòu)成圖15所示的低阻抗緩沖器電路的P型FET QP和N型FET QN可看作增益為1的電壓緩沖器。以與圖9所示同樣的方式，P型FET QP和N型FET QN可分別用等效電阻RM和中點電壓源EJV來表示，RM具有等于輸出阻抗的電阻值RV。
因此，在激勵器電路DR正在輸出L邏輯的狀態(tài)，電流I1從等效電阻RM流向信號線LIN。結(jié)果，結(jié)點J的電壓從中點電壓被偏移到負電壓VSS方向，移了一個小的量(L邏輯)。所以這時被激勵電路RC輸出H邏輯。
另一方面，當(dāng)激勵器電路DR被倒轉(zhuǎn)到DR輸出H邏輯的狀態(tài)時，電流I2從信號線LIN到等效電阻RM流向中點電壓源EJV。當(dāng)電流I2流動時，結(jié)點J的電壓從中點電壓VC被稍微移向正電壓VDD。因此，在這一狀態(tài)中，被激勵電路RC被翻轉(zhuǎn)到被激勵電路RC輸出L邏輯的狀態(tài)。
等效電阻RM的電阻值RV變得大于圖9所示等效電阻的阻值RT。但仍維持ROUT＞＞RV的關(guān)系。結(jié)果，可抑制結(jié)點J的電壓變化為小的幅度變化。因此，以對圖9和10已經(jīng)說明的相同方式，能夠縮短激勵器電路DR的輸出狀態(tài)被翻轉(zhuǎn)的時刻與被激勵電路RC的閾值被交叉時刻之間的時間間隔(因電壓變化量小)。結(jié)果，圖15所示的實施例也能提高被激勵電路RC的響應(yīng)速度。
在圖15所示的實施例中，采用電阻分壓電路構(gòu)成中點電壓源EJV。然而也可采用圖7所示的輔助電路或圖14所示的輔助電路用作這一中點電壓源EJV。在采用中點電壓源EJV和低阻抗緩沖器電路LOW構(gòu)成輔助電路AC的場合，可用單個中點電壓源EJV將輔助電路AC連接到多條信號線上，把中點電壓VC供給多個低阻抗緩沖器電路LOW，如圖17所示。
當(dāng)含有CMOS結(jié)構(gòu)的半導(dǎo)體集成電路有源器件保持在靜態(tài)時，其所耗電流接近于零值。因此，在測試半導(dǎo)體集成電路器件時，標準測試程序包括一項靜態(tài)電流測量，測試其電流值是否低于規(guī)定值。另一方面，如上述的輔助電路AC做進半導(dǎo)體集成電路，則即使在靜態(tài)中，輔助電路AC也消耗電流。結(jié)果在做進輔助電路AC時不可能測量集成電路的靜態(tài)電流。
為解決這一問題，在圖18至圖21所示的實施例中，在輔助電路AC上加上截止裝置CUT。需要時則對截止裝置CUT加上控制信號，以截止流過輔助電路AC的電流。這樣能測量靜電流。在圖18所示的實施例中，截止裝置CUT加到圖7所示的輔助電路AC上。截止裝置CUT有控制端CT。該實施例中，通過將H邏輯加到控制端CT上使輔助電路AC保持有效。當(dāng)控制端CT上加上L邏輯時，輔助電路AC轉(zhuǎn)為無效模式，這時輔助電路AC并不消耗任何電流。
換句話說，當(dāng)控制端CT加上H邏輯時，F(xiàn)ET Q1和FET Q3截止，F(xiàn)ET Q2和FET Q4導(dǎo)通。當(dāng)FET Q2導(dǎo)通且FET Q1截止時，F(xiàn)ET Q5就導(dǎo)通，且FET Q6就截止。結(jié)果，F(xiàn)ET Q4和FET Q5均導(dǎo)通。通過這些FET Q4和FET Q5，F(xiàn)ET QP和FET QN的柵極互相連接，作為輔助電路AC運作。
當(dāng)控制端CT加上L邏輯時，F(xiàn)ET Q1和FET Q3導(dǎo)通，F(xiàn)ET Q2和FET Q4截止。由于FET Q2截止且FET Q1導(dǎo)通，F(xiàn)ET Q5就截止，F(xiàn)ET Q6就導(dǎo)通。換言之，由于FET Q4和FET Q5截止且FET Q3和FET Q6導(dǎo)通，F(xiàn)ET QP和FET QN被截止。此時，F(xiàn)ET Q1、Q3和Q5被導(dǎo)通。然而，由于FET Q2、Q4和Q6(它們與FET Q1、Q3和Q5串聯(lián)連接)被截止，因此，電源電流并不流過輔助電路AC。因此，在控制端CT加上L邏輯時可以測量靜電流。
在圖19所示實施例中，截止裝置CUT由一般稱為模擬開關(guān)一類的開關(guān)器件ANS組成。當(dāng)開關(guān)器件ANS截止時，F(xiàn)ET QP和FET QN(輔助電路AC的組成部分)就被截止。
圖20示出截止裝置CUT裝到圖14所示的輔助電路AC的情況。這與圖18所示情況的差別在于FET Q4的源極接到負電源VSS,FET Q5的源極接到正電源VDD。當(dāng)控制端CT加上H邏輯，這些FET Q4和Q5導(dǎo)通時，正向偏壓VSS和VDD分別加到P型FET QP和N型FET QN的柵極。結(jié)果P型FET QP和N型FET QN被導(dǎo)通，作為輔助電路AC運作。
當(dāng)控制端CT加上L邏輯時，F(xiàn)ET Q3和Q6被導(dǎo)通，F(xiàn)ET Q4和 Q5截止。在這種狀態(tài)下，P型FET QP和N型FET QN被導(dǎo)通。結(jié)果耗電量幾乎為零。
圖21示出截止裝置附到圖15所示由低阻抗緩沖器電路LOW和中點電壓源EJV結(jié)合而成的輔助電路AC上。此外，該實施例示出圖7所示的輔助電路AC用作中點電壓源EJV的情況。這里，CUT1指的是控制構(gòu)成中點電壓源EJV的P型FET QP1和N型FET QN1為截止狀態(tài)的截止裝置，CUT2指的是控制構(gòu)成低阻抗緩沖器電路LOW的P型FET QP2和N型FET QN2為截止狀態(tài)的截止裝置。
當(dāng)控制端CT加上H邏輯時，截止裝置CUT1的FET Q4-1和Q5-1導(dǎo)通，構(gòu)成中點電壓源EJV的P型FET QP1和N型FET QN1的柵極通過FET Q4-1和FET Q5-1而互相連接。結(jié)果，電路被構(gòu)成等同于圖7所示的輸出中點電壓到結(jié)點J1的電路。
另一方面，當(dāng)輸入端CT加上H邏輯時，截止裝置CUT2的FET Q4-2和FETQ5-2被導(dǎo)通。結(jié)果構(gòu)成低阻抗緩沖器電路LOW的N型FET QN2和P型FET QP2的柵極通過FET Q4-2和FET Q5-2被連接到公共接點上。從而將中點電壓從中點電壓源EJV加到該公共接點。因此在這種狀態(tài)下，N型FET QN2和P型FET QP2與圖15所示低阻抗緩沖器電路LOW具有相同的電路結(jié)構(gòu)。當(dāng)信號電壓從激勵器電路DR加到結(jié)點J2時，N型FET QN2和P型FET QP2的工作方式與參照圖15已經(jīng)說明的方式相同。
當(dāng)輸入端CT加上L邏輯時，在截止裝置CUT1中，F(xiàn)ET Q3-1和FET Q6-1被導(dǎo)通，F(xiàn)ET Q4-1和FET Q5-1被截止。結(jié)果構(gòu)成中點電壓源EJV的N型FET QN1和P型FET QP1被截止。
在截止裝置CUT2中，F(xiàn)ET Q4-2和FET Q5-2被截止，F(xiàn)ET Q3-2和FET Q6-2被導(dǎo)通。結(jié)果，構(gòu)成低阻抗緩沖器電路LOW的N型FET QN2和P型FET QP2被截止。
因此，當(dāng)控制端CT加L邏輯時，所有流過圖21所示輔助電路AC的電流也被截止，使得有可能測試靜電流。
在上述說明的實施例中，通過連接帶全反饋電路NF的倒相器構(gòu)成輔助電路。下面將說明其它實施例，它們使用倒相器IV以外的電路例如“與非”門和“或非”門構(gòu)成輔助電路。
圖22示出按照本發(fā)明的信號傳輸電路的另一實施例。與圖6所示輔助電路采用倒相器的實施例相比，本實施例的輔助電路有一“與非”門。圖22所示的輔助電路用全反饋電路NF連接“與非”門構(gòu)成。由于“與非”(NAND)門有多個輸入端，可用輸入端之一作為控制端CT，如圖所示。
圖23示出采用NAND的輔助電路的具體例子。按照這一電路結(jié)構(gòu)，通過將加到控制端CT的輸入信號在H邏輯和L邏輯之間的切換來控制輔助電路的導(dǎo)通和截止。在這一實施例中，如控制端CT加上H邏輯，則輔助電路被保持工作模式，并能輸出中點電壓。如果控制端CT加上L邏輯，則輔助電路保持非工作模式，并輸出H。
如控制端CT加上H邏輯，則FET Q1導(dǎo)通，F(xiàn)ET Q4截止。因此，F(xiàn)ET Q2的漏極與FET Q3的漏極相連。結(jié)果輔助電路保持工作模式并輸出中點電壓。前已說明，通過調(diào)節(jié)構(gòu)成被激勵電路的N型FET QN和P型FET QP的β比值使之等于輔助電路的β比值，被激勵電路RC的閾值電壓(在閾值電壓上被激勵電路翻轉(zhuǎn))可調(diào)節(jié)成等于電源電壓VDD-VSS的中點電壓。結(jié)果，被激勵電路RC能穩(wěn)定在其閾值電壓上接收從激勵器電路DR傳送來的信號。
另一方面，如在控制端上加上L邏輯，則FET Q1截止，F(xiàn)ET Q4導(dǎo)通。因此公共結(jié)點J上的電壓保持為H。在半導(dǎo)體集成電路器件的(靜電流測試的)漏電流測試中，傳輸側(cè)(激勵器電路DR)的輸出電壓需加調(diào)節(jié)使之等于公共結(jié)點J的電壓。
以這種方式，通過控制加到控制端CT的輸入，可以導(dǎo)通或截止采用NAND門構(gòu)成的輔助電路的工作。
圖24示出按照本發(fā)明的信號傳輸電路的又一實施例。與采用倒相器INV的圖6所示的實施例相比較，本實施例的輔助電路有“或非”(NOR)門。圖24所示的輔助電路通過連接全反饋電路NF與NOR門構(gòu)成。由于NOR門有多個輸入端，輸入端之一用作控制端CT，如圖所示。
圖25示出采用NOR門的輔助電路的具體例子。按照這一電路接法，通過將加到控制端CT的輸入信號在H邏輯和L邏輯之間的切換來控制輔助電路的導(dǎo)通和截止。在本實施例中，如控制端CT加L邏輯，則輔助電路被保持工作模式，并能輸出中點電壓，如控制端CT加H邏輯，則輔助電路保持非工作模式，并輸出L。
如控制端CT加L邏輯，則FET Q1截止，F(xiàn)ET Q4導(dǎo)通。由于FET Q3的漏極與FET Q2的源極相連，故FET Q3的漏極保持與FET Q4的漏極相連。結(jié)果，輔助電路保持工作模式并輸出中點電壓。如前所述，通過調(diào)節(jié)構(gòu)成被激勵電路的N型FET QN和P型FET QP的β比值使之等于輔助電路的β比值，可調(diào)節(jié)被激勵電路RC被翻轉(zhuǎn)的閾值電壓等于電源電壓VDD～VSS的中點電壓。結(jié)果，被激勵電路RC能穩(wěn)定在其閾值電壓上接收從激勵器電路DR傳送來的信號。
另一方面，如控制端加H邏輯，則FET Q1導(dǎo)通，F(xiàn)ET Q4截止。由于FET Q1導(dǎo)通，故公共結(jié)點J的電壓保持在L上。在半導(dǎo)體集成電路器件的(靜電流測試的)漏電流測試中，傳輸側(cè)(激勵器電路DR)的輸出電壓需加調(diào)節(jié)使之等于公共結(jié)點J的電壓。
以這種方式，通過控制加到控制端CT的輸入，可以導(dǎo)通或截止采用NOR門構(gòu)成的輔助電路的工作。
應(yīng)當(dāng)指出，圖15所示的“中點電壓源”并非一定輸出精確的電源電壓VSS和VDD之間的中點電壓，而是對應(yīng)于被激勵電路RC的閾值電壓的電壓。
已如前述，按照本發(fā)明，通過將輔助電路AC連接到信號線LIN上，用穩(wěn)定在電源電壓的中點電壓上的小幅度信號激勵信號線LIN。此外，用小阻值電阻與降低響應(yīng)速度的電容并聯(lián)插入，縮短了過渡時間。結(jié)果，當(dāng)激勵器DR的信號翻轉(zhuǎn)之后電壓稍有改變時，被激勵電路RC被翻轉(zhuǎn)。因此，在從激勵器電路DR送出的信號被翻轉(zhuǎn)時刻稍微延遲時被激勵電路RC就能檢測。換言之，被激勵電路RC的響應(yīng)時間被加速。結(jié)果，即使激勵器電路DR輸出窄脈寬的脈沖，在被激勵電路RC的輸出側(cè)也能夠有把握地檢測這個脈沖并重現(xiàn)這個脈沖。而且，按照本發(fā)明，即使電源電壓改變，輔助電路AC輸出的中點電壓VC也據(jù)此改變而改變。因此，即使這一級的電源電壓改變，中點電壓VC也跟隨被激勵電路RC的閾值。以此方式，始終保持正常的工作。
因此，在具有大半導(dǎo)體芯片的大規(guī)模半導(dǎo)體集成電路中，例如，即使時鐘供給信號線的總長度變長，時鐘也能確實無疑地傳送到該時鐘供給信號線的終端側(cè)。
此外，不限于時鐘供應(yīng)線，還有總線之類，即使信號線的連接排布中有許多輸入電容器被連到信號線上，且各處連接有數(shù)據(jù)接收電路也能將數(shù)據(jù)送到所有的數(shù)據(jù)接收線路。因此通過應(yīng)用本發(fā)明，能實現(xiàn)大規(guī)模集成電路。
具有全反饋電路和β比值等于被激勵電路的輔助電路AC能夠自動地產(chǎn)生與被激勵電路的邏輯閾值電壓匹配的電壓。實際上，在被激勵電路RC和輔助電路AC都形成在同一器件(半導(dǎo)體芯片)上時，輔助電路AC的輸出電壓隨著被激勵電路RC的閾值電壓而變。因此，即使被激勵電路RC的邏輯閾值電壓由于例如溫度改變而改變，也能以高精確度傳送信號。而且這時信號在器件內(nèi)部傳輸，不受生產(chǎn)偏差方面的影響。
此外，按照本發(fā)明，在如輔助電路AC和中點電壓源線路上附有截止終端CUT，并且其接線能夠由該截止裝置控制流過如輔助電路AC和中點電壓源之電路的電流，達到截止狀態(tài)。因此，即使輔助電路AC和中點電壓源處于靜止狀態(tài)，或即使輔助電路AC和中點電壓源消耗空載電流，可通過控制輔助電路AC和中點電壓源到截止狀態(tài)來消除該空載電流。
因此，在已經(jīng)生產(chǎn)出內(nèi)裝輔助電路AC或中點電壓源的集成電路器件的場合，或在測試半導(dǎo)體集成電路的場合，可以方便地測量靜態(tài)電流，這是一個附加的優(yōu)點。
雖然本發(fā)明已用它的實施例加以說明，但本發(fā)明的范圍不限于這些實施例。本領(lǐng)域中的熟練的人員可對本發(fā)明的實施例加上各種修改和改進。顯然根據(jù)權(quán)利要求這種修改或改進的實施例也可由本發(fā)明的范圍所涵蓋。
權(quán)利要求
1．一種信號傳輸電路，它具有激勵器電路，用于發(fā)送傳輸信號；信號線，用于傳播所述傳輸信號；以及被激勵電路，它由兩個電源電壓VSS和VDD(VDD＞VSS)所驅(qū)動，用于接受通過所述信號線傳播的所述傳輸信號，其特征在于，所述信號傳輸電路包括輔助電路，用于將大于所述電源電壓VSS并小于所述電源電壓VDD的規(guī)定電壓輸出至所述信號線。
2．如權(quán)利要求1所述的信號傳輸電路，其特征在于所述被激勵電路具有一數(shù)字電路，該數(shù)字電路響應(yīng)于輸入到所述被激勵電路的電壓，輸出兩個二進制電壓輸出值中的一個，所述輔助電路輸出一個電壓近似匹配于閾值電壓，在該閾值電壓上所述數(shù)字電路的輸出從所述兩個二進制電壓輸出值中的一個翻轉(zhuǎn)到所述兩個二進制電壓輸出值中的另一個。
3．如權(quán)利要求2所述的信號傳輸電路，其特征在于所述輔助電路輸出一個近似為所述電源電壓VSS和VDD的中點電壓的電壓。
4．如權(quán)利要求1所述的信號傳輸電路，其特征在于所述輔助電路的輸出阻抗低于所述激勵器電路的輸出阻抗。
5．如權(quán)利要求4所述的信號傳輸電路，其特征在于所述輔助電路的輸出阻抗為所述激勵器電路的輸出阻抗的1/4至1/2。
6．如權(quán)利要求1所述的信號傳輸電路，其特征在于所述輔助電路具有第一倒相器，該倒相器包括輸入端、輸出端和反饋電路，所述第一倒相器的所述輸入端在反饋電路中被連接到所述第一倒相器的所述輸出端。
7．如權(quán)利要求6所述的信號傳輸電路，其特征在于所述被激勵電路具有第二倒相器，使所述第二倒相器的β比值約等于所述第一倒相器的β比值。
8．如權(quán)利要求1所述的信號傳輸電路，其特征在于所述輔助電路具有P型FET和N型FET，使所述P型FET和N型FET的柵極分別加上正向偏壓。
9．如權(quán)利要求1所述的信號傳輸電路，其特征在于所述輔助電路具有電壓源，輸出大于所述電源電壓VSS并小于所述電源電壓VDD的規(guī)定電壓。
10．如權(quán)利要求9所述的信號傳輸電路，其特征在于所述輔助電路還具有低阻抗緩沖電路，降低所述電壓源已經(jīng)輸出的規(guī)定電壓的輸出阻抗。
11．如權(quán)利要求1所述的信號傳輸電路，其特征在于進一步包括一截止裝置，截止所述信號線和所述輔助電路之間的電流。
12．如權(quán)利要求1所述的信號傳輸電路，其特征在于所述輔助電路具有一“與非”門和反饋電路，在該反饋電路中所述“與非”門的輸入端與所述“與非”門的輸出端相連接。
13．如權(quán)利要求12所述的信號傳輸電路，其特征在于所述“與非”門包括輸入控制信號的控制端，所述控制信號截止所述信號線和所述輔助電路之間的電流。
14．如權(quán)利要求1所述的信號傳輸電路，其特征在于所述輔助電路具有“或非”門和反饋電路，在該反饋電路中，所述“或非”門的輸入端與所述“或非”門的輸出端相連接。
15．如權(quán)利要求14所述的信號傳輸電路，其特征在于所述“或非”門包括輸入控制信號的控制端，所述控制信號截止所述信號線和所述輔助電路之間的電流。
16．如權(quán)利要求1所述的信號傳輸電路，其特征在于所述輔助電路被連接到所述信號線的端頭上。
17．一種具有信號傳輸電路的CMOS半導(dǎo)體器件，它具有激勵器電路，用于發(fā)送傳輸信號；信號線，用于傳播所述傳輸信號；以及被激勵電路，它由兩個電源電壓VSS和VDD(VDD＞VSS)驅(qū)動，用于接受已經(jīng)通過信號線傳輸?shù)乃鰝鬏斝盘?，其特征在于所述信號傳輸電路具有輔助電路，所述輔助電路將大于所述電源電壓VSS并小于所述電源電壓VDD的規(guī)定電壓輸出至所述信號線。
18．如權(quán)利要求17所述的CMOS半導(dǎo)體器件，其特征在于所述輔助電路的輸出阻抗低于所述激勵器電路的輸出阻抗。
19．如權(quán)利要求17所述的CMOS半導(dǎo)體器件，其特征在于所述輔助電路的β比值約等于所述被激勵電路的β比值。
20．一種電路板，具有第一半導(dǎo)體器件，它有激勵器電路用于發(fā)送傳輸信號；第二半導(dǎo)體器件，它由兩個電源電源VSS和VDD(VDD＞VSS)所驅(qū)動，具有被激勵電路用于接受所述傳輸信號；以及信號線圖形，用于將所述傳輸信號從所述激勵器電路傳播到所述被激勵電路，其特征在于所述電路板包括一輔助電路，它將大于所述電源電壓VSS并小于所述電源電壓VDD的規(guī)定電壓輸出至所述信號線。
21．如權(quán)利要求20所述的電路板，其特征在于所述輔助電路的輸出阻抗低于所述激勵器電路的輸出阻抗。
全文摘要
信號傳輸電路、CMOS半導(dǎo)體器件以及電路板提高了具有大電容量的信號線的信號傳輸特性。輸出激勵電路和被激勵電路的電源電壓的中點電壓。然后將具有低輸出阻抗的輔助電路連到信號線上。因而信號線的電壓保持在電源電壓的中點電壓上。同時,從激勵器電路輸出的激勵信號以小幅度被激勵穩(wěn)定于中點電壓(被激勵電路的閾值電壓)上。然后,被激勵電路由這一被限制于小幅度上的激勵信號所激勵。
文檔編號H03K19/017GK1209004SQ98118638
公開日1999年2月24日 申請日期1998年8月20日 優(yōu)先權(quán)日1997年8月20日
發(fā)明者岡安俊幸 申請人:株式會社愛德萬測試