專利名稱：輸出緩沖電路的制作方法
技術(shù)領域：
本發(fā)明是涉及一種輸出緩沖電路，特別是涉及用于在LSI間等進行快速信號傳輸用的接口上的輸出緩沖電路。
近年來隨著系統(tǒng)的高性能化·低耗電化的進展，LSI間的接口也要求快速化·小振幅化，為了謀求接口的快速化，有必要使輸出波形的振幅變小，但因振幅是以接地電位或電源電位為基準設定的，內(nèi)部動作閾值與輸出的閾值不同，表現(xiàn)輸出波形的高電平和低電平的持續(xù)時間比的占空比無法保持理想的1∶1，容易發(fā)生大幅度變化。還有，為把很多的功能放入一個LSI中，封裝部件朝著多芯化發(fā)展，因緩沖器的同時動作所產(chǎn)生的噪聲成了測試時的問題，為避免這個問題，測試時插入用于降低噪聲的電路，但這會導致輸出波形的占空比發(fā)生變化。
占空比的失控是數(shù)據(jù)傳輸速度低下的主要原因，為了能夠?qū)崿F(xiàn)快速接口，提高系統(tǒng)的性能，輸出緩沖器的輸出波形的占空比有必要調(diào)整到50％附近。
用以往的第1種輸出緩沖電路為例，參照近年來用的半導體集成電路間的快速信號傳輸用的接口之一、以EIA/JEDEC為標準規(guī)格設定的HSTL(High Speed Tranceiver Logic)接口的緩沖電路的電路5可知，這個以往的第1種輸出緩沖電路具備有應答輸入信號H01的饋送輸出這個信號的反相信號a的反相器1、應答輸入信號TEST的饋送輸出反相信號b的反相器9、應答信號a的饋送輸出反相信號b的反相器2、應答信號b的饋送輸出反相信號P11的反相器3、由在柵極接受輸入信號TEST的饋送的Pch晶體管和在柵極接受信號d的饋送的Nch晶體管構(gòu)成的輸出根據(jù)信號TEST的電平對信號P11進行導通/斷開的信號P12的傳輸門4、在漏極接受信號P12的饋送而在柵極接受信號d的饋送且在源極接受2.5V電源的饋送的P型晶體管MP5、應答信號a的饋送輸出反相信號c的反相器6、應答信號c的饋送輸出反相信號P13的反相器7、由在柵極接受輸入信號TEST的饋送的Pch晶體管和在柵極接受信號d的饋送的Nch晶體管構(gòu)成的輸出根據(jù)信號TEST的電平對信號P13進行導通/斷開的信號P14的傳輸門8、在漏極接受信號P14的饋送而在柵極接受信號TEST的饋送且源極接地的N型晶體管MN5、在柵極接受信號P12的饋送而在源極接受1.5V電源的饋送并輸出來自漏極的輸出N01的Pch晶體管MP10、在柵極接受信號P14的饋送而源極接地且漏極與晶體管MP10的漏極連接的Nch晶體管MN10、在柵極接受信號P11的饋送而在源極接受1.5V電源的饋送且漏極與晶體管MP10的漏極連接的Pch晶體管MP11和在柵極接受信號P13的饋送而源極接地且漏極與晶體管MP10的漏極連接的Nch晶體管MN11。反相器1～3、6、7、9各自接受2.5V電源的饋送。
還有，晶體管MP10、MN10構(gòu)成反相器10，晶體管MP11、MN11構(gòu)成反相器11。
下面，參照圖5對以往的第1種輸出緩沖電路的工作原理進行說明。首先，當輸入信號TEST處于低電平時，打開傳輸門4、8，斷開晶體管MP5、MN5。因此，輸入信號H01饋送給由晶體管MP10、MN10構(gòu)成的反相器10和由晶體管MP11、MN11構(gòu)成的反相器11，這些反相器10、11應答輸入信號H01的饋送輸出輸出信號N01。
其次，當輸入信號TEST處于高電平時，斷開傳輸門4、8，晶體管MP5、MN5導通，且斷開反相器10的晶體管MP10、MN10，因而，對應輸入信號H01的輸出信號N01只通過反相器11即只通過晶體管MP11、MN11輸出，因此，驅(qū)動力低下，由此抑制開關噪聲。
參照以時間表示的以往第1種輸出緩沖電路的動作波形的圖6對動作進行詳細說明。當輸入信號H01變到高電平時，晶體管MP11的柵極輸入信號P11變到低電平后晶體管MP10的柵極輸入信號P12變到低電平。同時，晶體管MN11的柵極輸入信號P13變到低電平后晶體管MN10的柵極輸入信號P14變到低電平。這是因為信號P11的電位通過傳輸門4傳到信號P12、信號P13的電位通過傳輸門8傳到信號P14的緣故。
HSTL接口根據(jù)傳輸線的終端方法分為1～4的4個類，參照表示其中之一的HSTL類2接口的構(gòu)成方框圖的圖7可知，這個HSTL類2接口具備有電源電壓為1.5V且應答輸入信號H01的饋送而輸出輸出信號N01的輸出緩沖器101、一端與0.75V的電源相連另一端與輸出緩沖器101的輸出連接的電阻值為50Ω的電阻102、一端與輸出緩沖器101的輸出連接的阻抗為50Ω的傳輸線104、一端與0.75V的電源相連另一端與傳輸線104的另一端連接的電阻值為50Ω的電阻103、同相端與傳輸線104的另一端連接而反相端與電壓為0.75V的基準信號Vref相連的差動放大器105。這里，作為輸出緩沖器101使用上述以往的第1種輸出緩沖電路或后述以往的第2種輸出緩沖電路。
如在輸出緩沖器101中使用以往的第1種輸出緩沖電路的情況下，參照表示在HSTL類2接口中的輸入輸出信號波形的時間圖的圖8可知，因被箝位在0.75V的電阻102、103與輸出緩沖器101的輸出端連接，這個輸出緩沖器101的輸出信號N01的波形的振幅變小，無法得到0V～1.5V的電源電壓的振幅。
下面，參照HSTL接口情形的以往的第2種輸出緩沖電路的電路9進行說明，對與圖5相同的構(gòu)成要素則使用相同的參照文字/數(shù)字。通過參照可知，這個以往第2種輸出緩沖電路除了具有與以往第1種輸出緩沖電路共同的反相器1、2、3、6、7、9、10、11之外，還具備有對輸入信號TEST和反相器1的輸出信號a進行‘或非’運算輸出信號f的2輸入端NOR12、應答信號f的饋送輸出反相信號g送給反相器11的晶體管MP11的反相器13、對反相器9的輸出信號d和信號a進行‘與非’運算輸出信號h的2輸入端NAND14、應答信號h的饋送輸出反相信號i送給反相器11的晶體管MN11的反相器15。這里，反相器3的輸出信號P11直接送給反相器10的晶體管MP10的柵極，反相器7的輸出信號P14直接送給反相器10的晶體管MN10的柵極，NOR12、NAND14以及各個反相器1～3、6、7、9、13、15接受2.5V電源的供給。
下面，參照圖9對以往的第2種輸出緩沖電路的工作原理進行說明。首先，當輸入信號TEST處于低電平時，NOR12應答這個信號TEST的低電平輸出其另一輸入端所接受的輸入信號H01的反相信號a的反相信號f。還有，NAND14應答輸入到其一個輸入端的信號TEST的反相信號d的高電平輸出其另一輸入端的饋送信號a的反相信號h。因此，反相器10、11輸出與輸入信號H01對應的輸出信號N01。
其次，當輸入信號TEST處于高電平時，NOR12應答這個信號TEST的高電平輸出低電平的信號f,NAND14應答輸入到其一端的信號TEST的反相信號d的低電平輸出高電平的信號h。因此，反相器11的晶體管MP11、MN11斷開，只通過反相器10輸出與輸入信號H01對應的輸出信號N01，由此，使驅(qū)動力降低并抑制開關噪聲。
下面，與以往的第1、第2種輸出緩沖電路一樣，對近年來用的半導體集成電路間的快速信號傳輸用的接口之一、以EIA/JEDEC為標準規(guī)格設定的SSTL (Stub Series Terminated Logic)接口的緩沖電路的以往的第3種輸出緩沖電路參照電路10進行說明，對與圖5相同的構(gòu)成要素則使用相同的參照文字/數(shù)字。通過參照可知，這個以往的第3種輸出緩沖電路除了具有與以往第1種輸出緩沖電路共同的反相器1、3、7、9、10、11和傳輸門4、8及晶體管MP5、MN9之外，還具備有把反相器1的輸出信號a按規(guī)定的電平轉(zhuǎn)變輸出信號j、k分別饋送給反相器3、7的電平轉(zhuǎn)變電路22、26。
反相器1接受2.5V電源的供給，其它的反相器3、7、9、10、11和傳輸門4、8及晶體管MP5、MN9各自接受3.3V電源的供給。
下面，參照
圖10對以往的第3種輸出緩沖電路的工作原理進行說明。首先，當輸入信號TEST處于低電平時，與以往的第1種輸出緩沖電路一樣，打開傳輸門4、8，斷開晶體管MP5、MN9。因此，輸入信號H01饋送給由晶體管MP10、MN10構(gòu)成的反相器10和由晶體管MP11、MN11構(gòu)成的反相器11，這些反相器10、11應答輸入信號H01的饋送輸出輸出信號N01。
其次，當輸入信號TEST處于高電平時，斷開傳輸門4、8，晶體管MP5、MN9導通，且斷開反相器10的晶體管MP10、MN10。因此，對應輸入信號H01的輸出信號N01只通過反相器11即只通過晶體管MP11、MN11輸出，因此，驅(qū)動力低下，由此抑制開關噪聲。
這個以往的第3種輸出緩沖電路為減少LSI的耗電，對于輸出電壓3.3V，內(nèi)部集成塊的電源電壓降低為2.5V。因此，輸出緩沖器就必須有把電壓從2.5V升到3.3V的電平轉(zhuǎn)變電路22、26。
參照構(gòu)成電平轉(zhuǎn)變電路22的電路11可知，這個電平轉(zhuǎn)變電路22具備有在柵極接受輸入信號a的饋送而在源極接受2.5V電源的饋送并從漏極輸出信號P01的Pch晶體管MP21、在柵極接受輸入信號a的饋送而源極接地且漏極與晶體管MP21的漏極連接的Nch晶體管MN21、柵極與晶體管MP21的柵極連接而源極接地并從柵極輸出信號P02的Nch晶體管MN22、在柵極接受輸入信號j的饋送而源極與3.3V電源連接且漏極與晶體管MN22的漏極連接的Pch晶體管MP22、柵極與晶體管MP22的漏極連接而源極與3.3V電源并連接輸出信號j的Pch晶體管MP23、在柵極接受輸入信號a的饋送而源極接地且漏極與晶體管MP22的漏極連接的Nch晶體管MN23。
下面，參照圖11及以時間表示各部動作波形的圖12對電平轉(zhuǎn)變電路22的工作原理進行說明。首先，當輸入信號a變到高電平(2.5V)時，晶體管MN23導通。此時，雖然末級晶體管MP23也處于導通狀態(tài)，但因晶體管MN23的尺寸比晶體管MP23的大，穿透這些晶體管MP23、MN23的穿透電流在流動使得輸出信號j的電平變到比下一級電路塊的閾值低的低電平。此后，當信號P02達到3.3V的高電平時穿透電流也停止了。
下面，當輸入信號a變到低電平時，信號P01變到高電平(2.5V)，晶體管MN22導通，信號P02變到低電平，晶體管MP23導通。此時，因晶體管MN23已經(jīng)斷開，信號j變?yōu)楦唠娖?3.3V)，因此，與從輸入信號a變?yōu)楦唠娖降捷敵鲂盘杍變?yōu)榈碗娖綖橹沟臅r間TpdHJ相比，從輸入信號a變?yōu)榈碗娖降捷敵鲂盘杍變?yōu)楦唠娖綖橹沟臅r間TpdLH從輸入到輸出為止的信號通路更長，因此，延遲時間變大。
SSTL接口根據(jù)傳輸線的終端方法分為1、2的2個類，參照表示其中之一的SSTL類2接口的構(gòu)成方框圖的圖13可知，這個SSTL類2接口具備有電源電壓為3.3V且應答輸入信號H01的饋送而輸出輸出信號N01的輸出緩沖器201、一端與輸出緩沖器201的輸出連接的電阻值為25Ω的電阻202、一端與電阻202的另一端連接的阻抗為50Ω的傳輸線204、一端與1.5V的電源相連另一端與傳輸線204的另一端連接的電阻值為25Ω的電阻203、同相端與傳輸線204的另一端連接而反相端與電壓為1.5V的基準信號Vref相連的差動放大器205。這里，作為輸出緩沖器201使用上述以往的第3種輸出緩沖電路。
這種情況下，與以往的第1種輸出緩沖電路的情形一樣，因與輸出緩沖器201的輸出N01相連的電阻202和與這個電阻202連接并被箝位在1.5V的電阻203導致這個輸出緩沖器201的輸出信號N01的波形的振幅變小，無法得到0V～3.3V的電源電壓的振幅。
上述以往的第1、第2、第3種輸出緩沖電路的第1個問題是作為快速緩沖器的以往的第1、第2、第3種輸出緩沖電路的輸出波形其表示高低電平持續(xù)時間比的占空比變離50％(以下稱占空比失控)，因此，當提高工作頻率時，從持續(xù)時間短的那方產(chǎn)生電平變低，使波形失真，最終使輸出波形消失，快速化無法實現(xiàn)。
其理由是象以往的第1、第2種輸出緩沖電路那樣的HSTL接口的快速緩沖器對于最末級反相器的1.5V的電源電壓，前置緩沖器的電源電壓比1.5V高，例如，對0.25μm過程工藝使用2.5V。因此，當緩沖器的輸出信號上升時，對前置緩沖器的輸出信號波形而言，最末級反相器的閾值較低，前置緩沖器的輸出信號電平變到比上述閾值低為止要花些時間，使得緩沖器的延遲時間變長。另一方面，當緩沖器的輸出信號下降時，前置緩沖器的輸出信號電平馬上變得比上述閾值高，延遲時間變短，輸出信號波形的占空比失控。
于是，盡管實效上按盡量使緩沖器的輸出信號上升時和下降時的延遲時間相等調(diào)整前置緩沖器的輸出部分的Pch晶體管和Nch晶體管的大小來抑制輸出信號波形的占空比的失控，但前置緩沖器的輸出信號電平與上述閾值的電平差還是大到約0.5V，不能完全抑制輸出信號波形的占空比的失控。
還有，因象HSTL那樣的快速緩沖器是按DC規(guī)格規(guī)定輸入/輸出的高/低電平，隨著DC電平的變化，不可能通過調(diào)整輸出緩沖器的最末級反相器的Pch晶體管和Nch晶體管的大小比來調(diào)整占空比，因此，通過調(diào)整大小比不能改善占空比。
而且，象以往的第1種輸出緩沖電路那樣，當緩沖器具備有用于降低測試時的開關噪聲的驅(qū)動力控制電路時，在前置緩沖器與最末級反相器之間放入傳輸門，這個傳輸門的導通電阻導致前置緩沖器的輸出信號波形變軟，從而使占空比失控，于是，當為降低導通電阻而使傳輸門的尺寸變大時，擴散電容增大，前置緩沖器的輸出信號波形進一步變軟。
象以往的第3種輸出緩沖電路那樣的SSTL接口的快速緩沖器對于最末級反相器的電源電壓為3.3V，前置緩沖器的電源電壓比3.3V低，例如，對0.25μm過程工藝使用2.5V，因此，把電壓從2.5V升到3.3V的電平轉(zhuǎn)變電路就變得必要，但，如上所述，因高電平輸出時與低電平輸出時信號的傳輸通路不同，延遲時間相差很大。還有，與HSTL同樣，SSTL的緩沖器也是按DC規(guī)格規(guī)定輸入/輸出的高/低電平，不能通過調(diào)整輸出緩沖器的最末級反相器的Pch晶體管和Nch晶體管的大小比來改善占空比失控。
上述以往的第1、第2、第3種輸出緩沖電路具有的缺點是內(nèi)部動作閾值與輸出信號的閾值不同，而且，隨著封裝部件的多芯化，多個緩沖器在測試時的同時動作導致需要插入減小噪聲用的電路，因而使表現(xiàn)輸出波形的高電平和低電平的持續(xù)時間比的占空比變離理想的50％，因此，當提高工作頻率時，從持續(xù)時間短的那方產(chǎn)生電平變低，使波形失真，最終使輸出波形消失，快速化無法實現(xiàn)。
本發(fā)明的目的是消除上述缺點，提供可以使輸出信號的占空比保持在理想的50％的輸出緩沖電路。
本發(fā)明的輸出緩沖電路具備有由第1種導電型的第1種晶體管和第2種導電型的第2種晶體管構(gòu)成的第1種反相器、由第1種導電型的第3種晶體管和第2種導電型的第4種晶體管構(gòu)成的第2種反相器、應答向上述第1種晶體管和第2種晶體管的各柵極饋送的測試控制信號對驅(qū)動能力進行轉(zhuǎn)換的開關電路，在連接上述第1種及第2種反相器的輸出端應答輸入信號的饋送輸出規(guī)定信號電平的輸出信號的輸出緩沖電路中，構(gòu)成具備有應答上述輸入信號電平的轉(zhuǎn)變使上述輸出信號由第1電平轉(zhuǎn)變到第2電平為止的第1延遲時間和由第2電平轉(zhuǎn)變到第1電平為止的第2延遲時間幾乎相同而且通過控制上述第1種和第2種晶體管的各柵極使得表示上述輸出信號波形的上述第1及第2電平的持續(xù)時間比的占空比大致保持在50％的占空比調(diào)整電路。
下面對附圖進行簡單說明。
圖1是表示本發(fā)明實施例1的輸出緩沖電路的電路圖。
圖2是表示本實施例下在輸出緩沖電路中動作例的時間波形圖。
圖3是表示在HSTL類2接口的輸出緩沖器中使用本實施的輸出緩沖電路的情況下輸入輸出波形例的時間波形圖。
圖4是表示本發(fā)明的實施例2的輸出緩沖電路的電路圖。
圖5是表示以往的第1種輸出緩沖電路的一例的電路圖。
圖6是表示在以往的第1種輸出緩沖電路中的動作例的時間波形圖。
圖7是表示HSTL類2接口的構(gòu)成的方框圖。
圖8是表示在HSTL類2接口的輸出緩沖器中使用以往的第1種輸出緩沖電路的情況下輸入輸出波形例的時間波形圖。
圖9是表示以往的第2種輸出緩沖電路的一例的電路圖。
圖10是表示以往的第3種輸出緩沖電路的一例的電路圖。
圖11是表示電平轉(zhuǎn)換電路構(gòu)成的電路圖。
圖12是表示電平轉(zhuǎn)換電路動作例的時間波形圖。
圖13是表示SSTL類2接口的構(gòu)成的方框圖。
圖中，1～3、6、7、9～11、21反相器；4、8傳輸門；18占空比調(diào)整電路；22、26、27電平轉(zhuǎn)換電路；12、14、81、82邏輯電路；MP5、MP10、MP11、MN5、MN10、MN11、MN81、MN82晶體管。
下面，參照圖1的電路圖對本發(fā)明的實施例進行說明，對與圖5相同的構(gòu)成要素則使用相同的參照文字/數(shù)字，通過參照可知，這個圖中所示的本實施例的輸出緩沖電路除了具有與以往第1種輸出緩沖電路共同的反相器1、2、3、4、6、7、9、10、11和傳輸門4、8及晶體管MP5之外，還具備有通過控制反相器10的晶體管MP10、MN10的柵極加快上升時間使占空比靠近50％的占空比調(diào)整電路18。
占空比調(diào)整電路18具備有對輸入信號TEST和反相器1的輸出信號a進行‘或非’運算輸出信號P1的2輸入端NOR81、柵極與信號P1連接且漏極與反相器10的晶體管MP10的柵極連接而源極接地的Nch晶體管MN81、對反相器9的輸出信號和信號a進行‘與非’運算輸出信號P2的2輸入端NAND82、柵極與信號P2連接且漏極與反相器10的晶體管MN10的柵極連接而源極接地的Nch晶體管MN82。
下面，參照圖1對本實施例的動作進行說明。首先，當輸入信號TEST為低電平時，信號d變?yōu)楦唠娖?，打開傳輸門4、8，斷開晶體管MP5。這個狀態(tài)下如果輸入信號H01變到高電平，反相信號a變到低電平，占空比調(diào)整電路18的NOR81的輸出信號P1變到高電平，應答這個信號P1的高電平導通晶體管MN81，因這個晶體管MN81的漏極電位即反相器10的晶體管MP10的柵極電位低，導通這個晶體管MP10。進而，應答信號a,d的高電平NAND82的輸出信號P2變到高電平，應答這個信號P2的高電平導通晶體管MN82，因這個晶體管MN82的漏極電位即反相器10的晶體管MN10的柵極電位低，這個晶體管MP10被斷開。
這里，因反相器10的晶體管MP10、MN10的尺寸比反相器11的晶體管MP11、MN11的大，與反相器11的動作狀態(tài)無關緩沖器輸出信號N01處于高電平，還有，應答反相器3的輸出信號P11轉(zhuǎn)變?yōu)榈碗娖剑聪嗥?1的晶體管MP11被導通，同時，應答反相器7的輸出信號P13轉(zhuǎn)變?yōu)榈碗娖?，反相?1的晶體管MN11被斷開。由此，輸出信號N01變?yōu)榈碗娖健?br>
其次，當輸入信號H01變?yōu)榈碗娖綍r，與上述相反，占空比調(diào)整電路18的NOR81的輸出信號P1變到低電平，應答這個信號P1的低電平斷開晶體管MN81，因晶體管MP10的柵極電位上升，這個晶體管MP10被斷開。而且，NAND82的輸出信號P2變到低電平，應答這個信號P2的低電平斷開晶體管MN82，因晶體管MN10的柵極電位上升，這個晶體管MN10被導通。還有，應答反相器3的輸出信號P11轉(zhuǎn)變?yōu)楦唠娖?，晶體管MP11被斷開，同時，應答反相器7的輸出信號P13轉(zhuǎn)變?yōu)楦唠娖?，晶體管MN11被導通，由此，緩沖器輸出信號N01變?yōu)榈碗娖健?br>
其次，當輸入信號TEST為高電平時，斷開傳輸門4、8，晶體管MP5及占空比調(diào)整電路18的晶體管MN82被導通，反相器10的晶體管MP10、MN10被斷開。因此，與以往一樣，與輸入信號H01對應的輸出信號N01只通過反相器11即只通過晶體管MP11、MN11輸出，因此，驅(qū)動力低下，由此抑制開關噪聲。
下面，參照圖1對占空比調(diào)整電路18的工作原理進行說明，近來的高集成度化LSI為謀求高密度化朝著電路的細微化進展，構(gòu)成內(nèi)部邏輯電路的宏電路塊其尺寸越變越小。隨著這種趨勢，與驅(qū)動輸出緩沖電路的一般邏輯電路的宏電路塊的尺寸相比，輸出緩沖電路的最末級反相器的尺寸為350倍左右，例如，在0.25μm尺度的情況下，一般邏輯電路的宏電路塊的尺寸為3.32μm，而象本實施例那樣的HSTL類2的最末級反相器的尺寸為1190μm。因此，設計這種快速緩沖電路時，驅(qū)動最末級反相器的前置緩沖器必須把反相器串接，這些反相器的尺寸從前級開始到后面逐漸增大，在本實施例下，反相器1、2、3及反相器6、7相當與上述前置緩沖器。
占空比調(diào)整電路18在輸出緩沖電路的輸出信號N01上升時，用前置緩沖器的初級反相器1的輸出信號a使晶體管MN81、MN82導通，迫使最末級反相器10的晶體管MP10、MN10的柵極電壓降低(下拉)。
以往第1種輸出緩沖電路為了下拉晶體管MP10、MN10的柵極電壓，使用反相器3和7，而對于以往第2種輸出緩沖電路則使用反相器13和15，與次相對應，本實施例的情況下，因是用Nch晶體管MN81、MN82進行的，沒有必要直接驅(qū)動柵極尺寸大的最末級反相器10的Pch晶體管MP10，從而可以減小驅(qū)動負載。由此，構(gòu)成各個NOR81和NAND82的晶體管元件的尺寸也可以變小，輸出緩沖電路的輸出信號N01上升時的速度可以加快。
參照以時間表示的占空比調(diào)整電路18的各部動作波形的圖2可知，當輸出緩沖電路的輸出信號N01上升時，NOR81的輸出信號P1變?yōu)楦唠娖?，導通晶體管MN81，迫使反相器10的晶體管MP10的柵極電壓P12變?yōu)榈碗娖?。由此，使信號P12變化得比與反相器11的晶體管MP11的柵極電壓對應的信號P11更快。同時，NAND82的輸出信號P2變?yōu)楦唠娖剑瑢ňw管MN82，迫使晶體管MN10的柵極電壓P14變?yōu)榈碗娖?，由此，使信號P14比與晶體管MN11的柵極電壓應的信號P13更快變?yōu)榈碗娖健?br>
在圖7表示的HSTL類2接口中的輸出緩沖器101中使用本實施例的輸出緩沖電路的情況下，參照表示輸入輸出波形的圖3可知，對于以往的第1、第2種輸出緩沖電路，從輸入信號H01上升開始到輸出信號N01上升為止的時間TpdHH分別為1189ps和909ps，本實施例下通過占空比調(diào)整電路18可以改善到761ps。
另一方面，對于以往的第1、第2種輸出緩沖電路，從輸入信號H01下降開始到輸出信號N01下降為止的時間TpdLL分別為679ps和641ps，本實施例下為699ps，只稍微慢了一些。
由此，對于以往的第1、第2種輸出緩沖電路，輸出信號頻率為267MHz時的輸出波形的占空比分別為36.3％和42.8％，本實施例下為48.3％，大幅度改善了占空比，可以接近50％。
下面，參照表示電路圖的圖4對本發(fā)明的實施例2進行說明，對與圖1相同的構(gòu)成要素則使用相同的參照文字/數(shù)字。這個圖所示的本實施例與上述實施例的不同點是，因適用于SSTL接口，用具備有使信號電平上升到3.3V的電平轉(zhuǎn)換電路22、23，而且具備有使測試信號TEST的信號電平上升輸出信號1的電平轉(zhuǎn)換電路27、使信號1反相輸出信號m的反相器28代替反相器2、3，用這些信號1、m控制傳輸門4、8，反相器1接受2.5V電源的供給，其它反相器3、7、28和傳輸門4、8及晶體管MP5接受3.3V電源的供給。
下面，參照圖4對本實施例的動作進行說明，除了把2.5V的輸入信號H01的電平上升到3.3V的輸出信號N01的電平轉(zhuǎn)換動作外，其它與實施例1的情況一樣，因此，占空比調(diào)整電路18的動作也與實施例1的情況一樣。
如以上所說明，本發(fā)明的輸出緩沖電路通過占空比調(diào)整電路使輸出信號波形上升時的延遲時間縮短，從而可以使占空比保持在理想的50％附近，可以謀求LSI間的信號傳輸速度的快速化。
如以上所說明，本發(fā)明的輸出緩沖電路具備有應答輸入信號電平的轉(zhuǎn)變使上述輸出信號由第1電平轉(zhuǎn)變到第2電平為止的第1延遲時間和由第2電平轉(zhuǎn)變到第1電平為止的第2延遲時間幾乎相同并控制第1種和第2種晶體管的各柵極的占空比調(diào)整電路，用串接的前置緩沖電路的初級反相器的輸出信號通過占空比調(diào)整電路控制最末級反相器的各晶體管的柵極，通過縮短上升時的延遲時間可以使占空比保持在理想的50％附近，因此，具有可以謀求LSI間的信號傳輸速度快速化的效果。
權(quán)利要求
1．一種輸出緩沖電路，具備有由第1種導電型的第1種晶體管和第2種導電型的第2種晶體管構(gòu)成的第1種反相器、由第1種導電型的第3種晶體管和第2種導電型的第4種晶體管構(gòu)成的第2種反相器、應答向上述第1種晶體管和第2種晶體管的各柵極饋送的測試控制信號對驅(qū)動能力進行轉(zhuǎn)換的開關電路，在連接上述第1種及第2種反相器的輸出端應答輸入信號的饋送輸出規(guī)定信號電平的輸出信號的輸出緩沖電路中，其特征在于構(gòu)成具備有應答上述輸入信號電平的轉(zhuǎn)變使上述輸出信號由第1電平轉(zhuǎn)變到第2電平為止的第1延遲時間和由第2電平轉(zhuǎn)變到第1電平為止的第2延遲時間幾乎相同而且通過控制上述第1種和第2種晶體管的各柵極使得表示上述輸出信號波形的上述第1及第2電平的持續(xù)時間比的占空比大致保持在50％的占空比調(diào)整電路。
2．根據(jù)權(quán)利要求1所述的輸出緩沖電路，其特征在于上述開關電路具備有應答測試控制信號的饋送阻斷上述輸入信號的傳輸門。
3．根據(jù)權(quán)利要求1所述的輸出緩沖電路，其特征在于上述占空比調(diào)整電路具備有對上述測試控制信號和上述輸入信號進行邏輯運算各自輸出第1及第2種邏輯信號的第1及第2種邏輯電路、漏極與上述第1種晶體管的柵極連接而源極接地且在柵極接受上述第1種邏輯信號的饋送的第2種導電型的第5種晶體管、漏極與上述第2種晶體管的柵極連接而源極接地且在柵極接受上述第2種邏輯信號的饋送的第2種導電型的第6種晶體管。
4．根據(jù)權(quán)利要求1所述的輸出緩沖電路，其特征在于具備有當上述輸入信號及上述測試控制信號的振幅比上述輸出信號的振幅小時把上述輸入信號及上述測試控制信號轉(zhuǎn)換到上述輸出信號的振幅的電平轉(zhuǎn)換電路。
全文摘要
一種輸出緩沖電路具備有占空比調(diào)整電路18,在該輸出緩沖電路應答輸入信號H01的電平轉(zhuǎn)換通過控制晶體管MP10、MN10的各柵極使得輸出信號N01從低電平轉(zhuǎn)換到高電平的延遲時間TpdHH和從高電平轉(zhuǎn)換到低電平的延遲時間TpdLL大致相同從而使輸出信號N01的波形的占空比大致保持在50%。
文檔編號H03K5/156GK1213223SQ98120110
公開日1999年4月7日 申請日期1998年9月29日 優(yōu)先權(quán)日1997年9月30日
發(fā)明者渡邊廣幸 申請人:日本電氣株式會社