專利名稱：鎖存電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及鎖存電路。
背景在電子電路中，鎖存器被用來暫時(shí)保持信息。例如，在計(jì)算機(jī)系統(tǒng)中，進(jìn)入的信息可通過鎖存器來傳送，在鎖存器中信息被保持一定的時(shí)間，以便于將它讀出。
亞微米(sub-micron)CMOS技術(shù)的開發(fā)導(dǎo)致供電電壓的新的標(biāo)準(zhǔn)。當(dāng)前，CMOS電路使用低到3.3V的供電電壓，以及在將來多半將使用低到2.5V的供電電壓。傳統(tǒng)的ECL門典型地使用大約4.5V-5V的供電電壓。所以，需要有能工作在較低電壓的電路。另外，技術(shù)發(fā)展增加了對(duì)于比現(xiàn)今可提供的電路更快速的電路的需要。
鎖存器可被設(shè)計(jì)來工作在差分模式或單端模式。
在單端模式中，在一個(gè)輸入端處的電壓保持不變，而另一輸入端的電壓在兩個(gè)模式之間變化，其中一個(gè)模式比第一輸入端的恒定電壓高，而另一個(gè)模式比這個(gè)恒定電壓低。單端模式的一個(gè)缺點(diǎn)在于，它至少需要兩倍的差分模式的電壓擺動(dòng)幅度。典型地，在單端模式時(shí)的電壓擺動(dòng)幅度是600mV-800mV。
在差分模式中，兩個(gè)輸入端處的電壓都變化，以及需要200mV-300mV的電壓擺動(dòng)幅度。
在邏輯電路中，可能使用幾個(gè)晶體管電平，從而使一個(gè)晶體管的輸出控制下一級(jí)的晶體管。在ECL，典型地使用3-4級(jí)晶體管。通過減小級(jí)數(shù)，所需要的供電電壓被減小。通過利用2.5V的供電電壓，可以只使用一級(jí)晶體管，連同使用一個(gè)電阻和一個(gè)電流源。
相關(guān)技術(shù)描述在Razavi等的“Design Techniques for Low-Voltage High-Speed Digtal Bipolar Circuit(低壓高速數(shù)字雙極型電路的設(shè)計(jì)技術(shù))”，IEEE Journal of Solid-State Circuits，Vol.29，No.3，March1994中，揭示了基于ECL電路的多種低電壓電路，在其中就有D-鎖存器。這個(gè)鎖存器運(yùn)行在單端模式，需要2.5V的供電電壓和大約600mV-800mV的電壓擺動(dòng)幅度。
發(fā)明概要本發(fā)明的一個(gè)目的是提供一種以高于已知鎖存器的運(yùn)行速度運(yùn)行的鎖存器。
本發(fā)明的另一個(gè)目的是提供以差分模式運(yùn)行的鎖存器，因此比起已知的低電壓鎖存器來說，它對(duì)噪聲不太敏感。
通過只使用一級(jí)晶體管，在按照本發(fā)明的鎖存器中，所需要的供電電壓被減小到2.5V。通過使鎖存器工作在差分模式，可以使所需要的電壓擺動(dòng)幅度被保持為很低。
按照本發(fā)明的鎖存器是基于簡(jiǎn)單的倒相器。使用了第一和第二倒相器，其中時(shí)鐘信號(hào)和該時(shí)鐘信號(hào)的倒相信號(hào)被用來控制供給倒相器的供電電壓，這樣，在給定時(shí)間，一個(gè)倒相器具有適當(dāng)?shù)墓╇婋妷海硪粋€(gè)實(shí)際上沒有電壓。具有適當(dāng)?shù)墓╇婋娖降牡瓜嗥鞯妮敵鲭娖较鄳?yīng)于輸入電平，而另一個(gè)倒相器在其兩個(gè)輸出端具有低的輸出電平。
倒相器的非倒相輸出端被連接到或門結(jié)構(gòu)的兩個(gè)輸入端，以及倒相器的倒相輸出端被連接到另一個(gè)或門結(jié)構(gòu)的輸入端。因此，跨于其上的電壓在任何時(shí)間都是高電平的該倒相器控制了來自或門結(jié)構(gòu)的輸出。
按照本發(fā)明，第一倒相器的輸入端是鎖存器的輸入端，第二倒相器的輸入端是鎖存器的輸出端。這樣，當(dāng)?shù)谝坏瓜嗥魃系碾妷菏歉唠娖綍r(shí)，輸入信號(hào)被饋送到輸出端。當(dāng)?shù)诙瓜嗥魃系碾妷菏歉唠娖綍r(shí)，輸出信號(hào)被保持。
按照本發(fā)明的鎖存器提供了以下的優(yōu)點(diǎn)它在相同電流消耗下比傳統(tǒng)的鎖存的速度快10-20％。另外，它可以以比傳統(tǒng)的鎖存器更低的電壓(低到2.5V)運(yùn)行，傳統(tǒng)鎖存器典型地工作在4.5V-5V。所以，其功率消耗可被減小，或在相同功率消耗下，鎖存器可更快地工作。
它可在全差分模式下以小的電壓擺動(dòng)幅度(低到200mV-300mV)運(yùn)行。這導(dǎo)致比Razavi的鎖存器運(yùn)行快5-10％。因?yàn)殒i存器以全差分模式運(yùn)行，所以其運(yùn)行也變得對(duì)噪聲不太敏感。
附圖簡(jiǎn)述下面將參照附圖更詳細(xì)地描述本發(fā)明，其中

圖1顯示了用于倒相器的邏輯符號(hào)；圖2顯示按照本發(fā)明的的鎖存器的邏輯表示；圖3顯示按照本發(fā)明的優(yōu)選實(shí)施例的鎖存器的電路圖；圖4顯示在優(yōu)選實(shí)施例中使用的CML倒相器的電路圖。
發(fā)明詳細(xì)描述圖1顯示了用于倒相器的邏輯符號(hào)。倒相器具有第一非倒相輸入端2，第二非倒相輸入端3，第一非倒相輸出端4，第二非倒相輸出端5。倒相器1被連接到第一供電電壓端6和第二供電電壓端7。
在正常運(yùn)行時(shí)，進(jìn)到第二輸入端3的輸入信號(hào)是進(jìn)到第一輸入端2的輸入信號(hào)的倒相信號(hào)。這樣，當(dāng)進(jìn)到第一輸入端2的輸入信號(hào)IN是高電平時(shí)，進(jìn)到第二輸入端3的輸入信號(hào)IN是低電平。來自第一輸出端4的輸出信號(hào)OUT然后是低電平，而來自第二輸出端5的輸出信號(hào)OUT是高電平。
圖2顯示按照本發(fā)明的鎖存器的邏輯電路圖。使用了如圖所示的第一倒相器11和第二倒相器11’。每個(gè)倒相器具有第一非倒相輸入端12，12’，第二倒相輸入端13，13’，第一非倒相輸出端14，14’，第二倒相輸出端15，15’。第一倒相器11的輸入端12，13構(gòu)成鎖存器的輸入端。每個(gè)倒相器還具有第一供電電壓端16，16’和第二供電電壓端17，17’。
兩個(gè)倒相器11，11’的第一非倒相輸出端14，14’被連接到第一或門結(jié)構(gòu)20的輸入端。第二非倒相輸出端15，15’被連接到第二或門結(jié)構(gòu)21的輸入端。來自或門結(jié)構(gòu)20，21的輸出端構(gòu)成鎖存器的輸出端23，25。這些輸出端23，25也被連接到第二倒相器11’的輸入端12’，13’。
第二供電電壓端17，17’被保持在恒定電壓Vee上。在第一電壓端16，16’上的電壓在供電電壓Vcc和一個(gè)低于Vcc的電壓之間變化，這樣，在任何給定時(shí)間，一個(gè)倒相器具有適當(dāng)?shù)墓╇婋妷海硪粋€(gè)倒相器則沒有。如圖所示，當(dāng)?shù)谝坏瓜嗥?1上的第一供電電壓等于Vee時(shí)，第二倒相器11’上的第一供電電壓是低電平，反之亦然。
當(dāng)?shù)谝坏瓜嗥?1上的電壓是高電平時(shí)，第二倒相器11’上的電壓是低電平。在這種情形中，第二倒相器11’的輸出端14’，15’是低電平，這意味著連接的或門結(jié)構(gòu)20，21的輸出信號(hào)由第一倒相器11的輸出控制。因此，來自鎖存器的輸出電壓由鎖存器的輸入電壓來進(jìn)行控制。
當(dāng)?shù)诙瓜嗥?1’上的電壓為高電平時(shí)，第一倒相器11上的電壓實(shí)際上為0。在這種情況下，第一倒相器11的兩個(gè)輸出電壓14，15為低電平，這意味著線連接的或門結(jié)構(gòu)20，21的輸出電壓被第二倒相器11’的輸出所控制。因?yàn)榈诙瓜嗥鞯妮斎攵?2’，13’被連接到鎖存器的輸出端23，25，在這種情形下，鎖存器的輸出被有效地保持。
即使顯示出鎖存器具有兩個(gè)輸出端，該兩個(gè)端互相反相，應(yīng)當(dāng)指出，鎖存器可被提供在其中只有一個(gè)輸出端被使用的電路中。這樣，鎖存器實(shí)際上具有至少一個(gè)輸出端。
圖3顯示按照本發(fā)明的實(shí)施例的基于圖1所示的兩個(gè)倒相器31，31’的鎖存器。第一31和第二31’倒相器的第一供電電壓端36，36’分別通過電阻41和42被連接到第一供電電壓端40，并直接連接到第二電壓端45。第一倒相器31的第一和第二輸入端32，33是整個(gè)鎖存器的輸入端。
倒相器31，31’的第一非倒相輸出端34，34’被分別連接到第一和第二晶體管47，49的基極。第二倒相輸出端35，35’被分別連接到第三和第四晶體管51，53的基極。
所有四個(gè)晶體管47，49，51，53的集電極被連接到第一供電電壓端40。第一和第二晶體管47和49的發(fā)射極被互聯(lián)，并通過電流源55被連接到第二供電電壓端45。它們也被連接到整個(gè)電路的第一輸出端71，后者被連接到第二倒相器31’的第一輸入端32’。晶體管51和53的發(fā)射極被互聯(lián)，并通過電流源57被連接到第二供電電壓端45。它們也被連接到整個(gè)電路的第二輸出端73，后者被連接到第二倒相器31’的第二輸入端33’。
因?yàn)榫w管47和49的發(fā)射極被互聯(lián)，它們構(gòu)成線連接的或門結(jié)構(gòu)，這意味著具有二者之中的最高基極電壓的那個(gè)晶體管控制著線連接的或門結(jié)構(gòu)的輸出端。同樣地，晶體管51和53構(gòu)成另一個(gè)線連接的或門結(jié)構(gòu)。
還具有用來接收第一時(shí)鐘信號(hào)CLK的第五個(gè)晶體管61，其集電極被連接在第二倒相器31’與電阻42之間。也還具有用來接收倒相的時(shí)鐘信號(hào)CLK的第六個(gè)晶體管63，其集電極被連接在第一倒相器31與電阻41之間。晶體管61和63的發(fā)射極被互聯(lián)，并通過電流源55被連接到第二供電電壓端45。
第二時(shí)鐘信號(hào)CLK控制加到第一倒相器31的供電電壓，以及第一時(shí)鐘信號(hào)CLK控制加到第二倒相器31’的供電電壓。因?yàn)閮蓚€(gè)晶體管61，63的發(fā)射極被互聯(lián)，它們將起到電流開關(guān)的作用，這意味著，具有最高基極電壓的晶體管將導(dǎo)通，而另一個(gè)晶體管將阻塞，即使在低到200mV的電壓差時(shí)。
首先假定，第一時(shí)鐘信號(hào)CLK是高電平和第二時(shí)鐘信號(hào)CLK是低電平。于是，第一倒相器31具有近似等于供電電壓端40的供電電壓(稱為“高”)而第二倒相器31’的供電電壓被降低(“低”)。這樣，晶體管49和53的基極電壓是低電平，以及第一倒相器31的輸入信號(hào)通過線連接的或門結(jié)構(gòu)被傳送到輸出端。如果來自第一倒相器31的輸出是高電平和倒相的輸出35是低電平，則晶體管47的基極電壓是高電平和晶體管51的基極電壓是低電平。因此，鎖存器的第一輸出端71將是高電平，以及第二輸出端73將是低電平。如果來自第一倒相器31的輸出端34是低電平和倒相的輸出端35是高電平，則晶體管47的基極電壓是低電平和晶體管51的基極電壓是高電平。因此，鎖存器的第一輸出端71是低電平，以及第二輸出端73將是高電平。
當(dāng)?shù)谝豢刂菩盘?hào)CLK是低電平時(shí)，第二(倒相的)控制信號(hào)CLK是高電平。于是，第二倒相器31’具有高的供電電壓，而加到第一倒相器31的供電電壓實(shí)際上是零。這樣，輸出信號(hào)OUT，OUT通過第二倒相器31’和線連接的或門結(jié)構(gòu)被傳送到輸出端，即實(shí)際上，輸出被保持。
圖4顯示在優(yōu)選實(shí)施例中使用的標(biāo)準(zhǔn)CML(當(dāng)前模式邏輯)倒相器的電路圖。倒相器具有第一輸入端80和第二輸入端82。第一輸入端80被連接到第一晶體管84的基極，和第二輸入端82被連接到第二晶體管86的基極。每個(gè)晶體管84，86的集電極分別通過電阻90和92被連接到第一供電電壓端88。晶體管84和86的發(fā)射極被互聯(lián)，并通過電流源94被連接到第二供電電壓端96。第一輸出端98位于晶體管84的集電極，和第二輸出端100位于晶體管86的集電極。
當(dāng)輸入是高電平和倒相輸入是低電平時(shí)，晶體管導(dǎo)通電流，這意味著，第一輸出端98的電壓減小。在這種情形下，晶體管86不導(dǎo)通，所以，第二輸出端100的電壓近似等于第一供電電壓端88的電壓。當(dāng)?shù)谝惠斎攵?0的輸入是低電平和在第二輸入端82上的輸入是高電平時(shí)，由于對(duì)稱的原因，第一輸出端98的電壓近似等于第一供電電壓端88的電壓，而第二輸出端100的電壓減小。電壓擺動(dòng)幅度大約為200mV-300mV。
權(quán)利要求
1.鎖存電路，包括兩個(gè)輸入端，其中之一是倒相的，和至少一個(gè)輸出端，其特征在于，它包括第一(11；31)和第二(11’；31’)倒相裝置，每個(gè)倒相裝置包括第一和第二輸入端(12，12’，13，13’；32，32’，33，33’)，一個(gè)輸入端是非倒相的，另一個(gè)是倒相的，第一和第二輸出端(14，14’，15，15’；34，34’，35，35’)，一個(gè)輸出端是倒相的，另一個(gè)是非倒相的，以及第一和第二電壓端(16，16’，17，17’；36，36’，37，37’)，以及-每個(gè)倒相裝置(11，11’；31，31’)的一個(gè)輸出端(14，14’；34，34’)分別被連接到第一邏輯門結(jié)構(gòu)(20；47和49)的第一和第二輸入端；-每個(gè)倒相裝置(11，11’；31，31’)的另一個(gè)輸出端(15，15’；35，35’)分別被連接到第二邏輯門結(jié)構(gòu)(21；51和53)的第一和第二輸入端；-第一或門結(jié)構(gòu)(20，47，和49)的輸出端被連接到第二倒相裝置(11’)的一個(gè)輸入端(12’)；-第二或門結(jié)構(gòu)(21，51，和53)的輸出端被連接到第二倒相裝置(11’)的另一個(gè)輸入端(13’)；-倒相裝置的電壓電源被調(diào)整來接收一種電壓圖案，它這樣地隨時(shí)間變化，以使得一個(gè)倒相裝置的電壓圖案是另一個(gè)倒相裝置的電壓圖案的倒置；-至少該邏輯門結(jié)構(gòu)(20或21；47和49或51和53)之一的輸出是鎖存電路的輸出(23或25；71或73)。
2.按照權(quán)利要求1的鎖存器，其特征在于，每個(gè)邏輯門結(jié)構(gòu)是由兩個(gè)晶體管(分別是47，49和51，53)構(gòu)成的線連接的或門結(jié)構(gòu)，這樣，晶體管的基極是線連接的或門結(jié)構(gòu)的輸入端，集電極被連接到第一供電電壓端(40)，以及發(fā)射極被互聯(lián)和被連接到第二供電電壓端(45)，并構(gòu)成鎖存器的輸出端。
3.按照權(quán)利要求1的鎖存器，其特征在于，倒相裝置是CML倒相器(1)。
4.按照前面權(quán)利要求的任一項(xiàng)的鎖存器，其特征在于，倒相裝置的第一電壓端(6，6’；36，36’)通過電阻被連接到第一供電電壓端(40)，以及第二電壓端被連接到第二供電電壓端(45)。
5.按照權(quán)利要求4的鎖存器，其特征在于，加到倒相裝置(31，31’)的供電電壓由晶體管(71，73)控制，其集電極被連接到每個(gè)倒相器(31，31’)的第一電壓端(36，36’)，其發(fā)射極被互聯(lián)和通過電流源(65)被連接到第二供電電壓端(45)，這些晶體管用來分別在它們的基極接收時(shí)鐘信號(hào)CLK和倒相的時(shí)鐘信號(hào)CLK。
6.用于控制一個(gè)包括第一和第二倒相裝置的電子電路的輸出的方法，其特征在于以下步驟-把輸入作為非倒相信號(hào)和倒相信號(hào)饋送到第一倒相器；-改變兩個(gè)倒相裝置的供電電壓，以使得實(shí)際上在任何給定時(shí)間，只有一個(gè)倒相裝置在工作；-把來自兩個(gè)倒相裝置(11，11’；31，31’)的第一輸出端(4，4’；34，34’)的輸出信號(hào)作為輸入信號(hào)饋送到第一邏輯門結(jié)構(gòu)(20，47和49)；-把來自兩個(gè)倒相裝置(11，11’；31，31’)的第二輸出端(5，5’；35，35’)的輸出信號(hào)作為輸入信號(hào)饋送到第二邏輯門結(jié)構(gòu)(21，51和53)；-把來自兩個(gè)邏輯門結(jié)構(gòu)(20，21；47和49，51和53)的輸出信號(hào)作為輸入信號(hào)饋送到第二倒相裝置；-從至少一個(gè)邏輯門結(jié)構(gòu)取一個(gè)輸出。
7.按照權(quán)利要求5的方法，其特征在于，通過把時(shí)鐘信號(hào)CLK加到第一晶體管(71)的基極、以及把倒相的時(shí)鐘信號(hào)CLK加到第二晶體管(73)的基極而改變供電電壓，該第一晶體管的集電極被連接到第一倒相裝置(31)的第一供電電壓端(36)，該第二晶體管的集電極被連接到第二倒相裝置(31’)的第一供電電壓端(36’)。
全文摘要
描述了適合于用于差分模式的低電壓鎖存電路,用2.5V供電電壓和200mV－300mV的擺動(dòng)幅度。使用了兩個(gè)倒相器,每個(gè)具有非倒相和倒相輸入端,以及非倒相和倒相輸出端。非倒相輸出端被連接到或門(OR)結(jié)構(gòu)的輸入端,以及倒相輸出端被連接到另一個(gè)或門結(jié)構(gòu)的輸入端。一個(gè)倒相器的輸入端構(gòu)成鎖存器的輸入端。另一個(gè)倒相器的輸入端被連接到或門結(jié)構(gòu)的輸出端,并構(gòu)成鎖存器的輸出端。這些倒相器的供電電壓被改變,以使得在任何給定時(shí)間,只有一個(gè)倒相器具有適當(dāng)?shù)墓╇婋妷骸＿@個(gè)倒相器然后控制鎖存器的輸出。這樣,達(dá)到了鎖存功能。
文檔編號(hào)H03K3/037GK1244971SQ98802099
公開日2000年2月16日 申請(qǐng)日期1998年1月27日 優(yōu)先權(quán)日1997年1月27日
發(fā)明者J·R·耶森 申請(qǐng)人:艾利森電話股份有限公司