專利名稱：多信道維特比譯碼器的制作方法
本申請為1997年3月12日提交的美國臨時申請No.60/040,477的繼續(xù)。
本發(fā)明一般涉及數(shù)字通信。具體涉及一種其中在通信接收機處以可變速率來發(fā)送及接收數(shù)據(jù)并在高效多信道多速率數(shù)據(jù)譯碼器中對該可變速率數(shù)據(jù)進行譯碼的系統(tǒng)。
當今最先進的通信技術(shù)中進行一點對多點遠程通信時使用的是擴頻調(diào)制或碼分多址(CDMA)技術(shù)。自50年代以來，由于其通信傳輸難于被檢測和干擾的特點，CDMA技術(shù)一直應(yīng)用于軍事應(yīng)用領(lǐng)域。該種屬性是由于其中使用了遠大于所傳輸信號的信息帶寬的調(diào)制傳輸帶寬的無線通信技術(shù)。


圖1所示為一種經(jīng)簡化的CDMA通信方案。給定帶寬上的一條單獨通信信道與一個擴展碼相混合。通過乘以一個唯一的擴展碼用序列將相對較窄頻帶的調(diào)制信號擴展以占用寬得多的傳輸帶寬。該擴展碼由類噪聲高速率偽隨機序列或成為所傳輸數(shù)據(jù)一部分的代碼組成。由于所得傳輸信號表現(xiàn)為低電平類噪聲信號，因此其一般不會與其它頻譜用戶發(fā)生相互干擾。
在接收機處，通過將所接收到的寬帶信號與本地所產(chǎn)生的相同偽隨機序列相關(guān)而將該信號解擴，可以從占用了同一傳輸帶寬的多個數(shù)據(jù)信號中分解出所需數(shù)據(jù)。此操作將該信號壓縮回其原始帶寬，并另外將出現(xiàn)在所占用頻譜內(nèi)的任何窄頻帶無線信號擴展以使其現(xiàn)在對接收機來說表現(xiàn)為噪聲。通過使用許多不同的偽隨機代碼序列，在相同的傳輸頻譜內(nèi)將可以容納多個用戶。
上述CDMA通信技術(shù)在軍事應(yīng)用中取得成功的特性也使CDMA通信系統(tǒng)，特別是寬帶碼分多址TM或B-CDMATM系統(tǒng)，成為有效使用擁擠的商用無線頻譜的必須。在CDMA系統(tǒng)的眾多屬性中，其中之一就是其實際上的無限容量。由于CDMA通信系統(tǒng)中的每個用戶均是在相同的傳輸帶寬上發(fā)送和接收信號的，所以其對信道化和防護頻帶的要求相對不是很苛刻。不象FDMA和TDMA等容量受離散信道數(shù)的限制，CDMA系統(tǒng)的容量只受干擾的限制。因此，能夠同時在給定傳輸帶寬上進行通信的用戶的數(shù)目將能夠顯著增加。
除了語音信息之外，也可以向接收機發(fā)射單獨的非語音信息或上述兩種信息的組合。某些通信標準，如綜合業(yè)務(wù)數(shù)字網(wǎng)(ISDN)需要比數(shù)字化語音高得多的數(shù)據(jù)率。為了使該種通信系統(tǒng)的功能達到最優(yōu)，使用了多種速率來傳輸數(shù)據(jù)以增大對所有接收機的信噪比(SNR)。
擴展頻譜性能的一個基本衡量指標便是系統(tǒng)處理增益，Gp，其是由信道比特率對信息比特率的比值，Rc/Ri確定的。輸入和輸出信號對噪聲的比值之間的關(guān)系為公式1SNo=Gp(SNo)i]]>從中可以看出數(shù)據(jù)率越高，所產(chǎn)生的干擾便越大，并且信噪比也將隨之變差。干擾的減小將直接轉(zhuǎn)化為容量的增大。
大多數(shù)CDMA遠程通信系統(tǒng)均是傳輸可變速率的數(shù)據(jù)以使SNR盡可能大。為實現(xiàn)此目的，或者是直接將傳輸數(shù)據(jù)率標示在身為信號信道的一部分的系統(tǒng)電平控制消息內(nèi)，或者是要求給定的接收機必須能夠檢測出所傳輸數(shù)據(jù)的速率。
由于是眾多用戶共享此同一頻譜傳輸信道，所以當在各用戶之間沒有足夠的代碼隔離時則可能會將干擾從一個用戶中誘發(fā)到另一個用戶處。另外，當在發(fā)射機或接收機中進行卷積糾錯譯碼之前必須事先知道該數(shù)據(jù)率。
大多數(shù)現(xiàn)有技術(shù)的接收機均使用獨立的，單一速率的卷積譯碼器來正確地重建出先前所接收并解擴的數(shù)字數(shù)據(jù)。由于直接傳送來每幀的數(shù)據(jù)率信息，所以接收機不用必須自己從所接收的數(shù)據(jù)幀中確定數(shù)據(jù)的編碼率，由此降低了接收機的復(fù)雜性，并提高了整個系統(tǒng)的速度。然而，使用專用于每種傳輸數(shù)據(jù)率的卷積譯碼器降低了整體處理的效率并增加了系統(tǒng)的成本。
因此，有必要設(shè)計一種高效的，能夠處理可變數(shù)據(jù)率的卷積譯碼器。
本發(fā)明涉及一種通信系統(tǒng)，其中給定傳輸?shù)臄?shù)據(jù)率由發(fā)射機進行了編碼并被用于對共享著公共存儲器的多個卷積譯碼器進行調(diào)節(jié)。該系統(tǒng)使用公共處理資源來提供最多為4個的分別具有多速率卷積糾錯譯碼功能的離散信道，其結(jié)果是減小了硅片面積并降低了操作的能耗。該系統(tǒng)能夠支持速率從8kbps一直到用于高速率ISDN通信的64kbps的語音通信。盡管本發(fā)明可用于多種通信系統(tǒng)，其優(yōu)選通信系統(tǒng)包括移動電話，PCS，無線本地環(huán)路和CDMA通信。本發(fā)明可用于基站和用戶單元位置的接收機中。
因此，本發(fā)明的一個目的是提供一種用于多信道應(yīng)用的高效多速率卷積譯碼器。
本發(fā)明的另一個目的是提供一種復(fù)雜性被降低而性能卻被提高的多信道卷積譯碼器結(jié)構(gòu)。
在審閱了下文中對優(yōu)選實施例的詳細說明后，本領(lǐng)域的技術(shù)人員將會對本系統(tǒng)和方法的其它目的和優(yōu)點有進一步的了解。
圖1所示為現(xiàn)有技術(shù)中的典型CDMA通信系統(tǒng)的方框圖；圖2所示為CDMA通信系統(tǒng)的詳細方框圖；圖3a所示為本優(yōu)選實施例的詳細方框圖的第一部分；圖3b所示為本優(yōu)選實施例的詳細方框圖的第二部分；圖4所示為本優(yōu)選實施例的整體方框圖；圖5所示為在主機數(shù)字信號處理器與本優(yōu)選實施例之間的接口的方框圖；圖6所示為QPSK構(gòu)象的示意圖；圖7所示為一個加和-比較-選擇信道的詳細方框圖；圖8a所示為該加和-比較-選擇序列器的流程圖的第一部分；圖8b所示為該加和-比較-選擇序列器的流程圖的第二部分；圖9所示為該加和-比較-選擇序列器的詳細方框圖；圖10所示為回溯處理的流程圖；圖11所示為誤碼率處理的流程圖；圖12所示為誤碼率(BER)與信噪比的關(guān)系曲線圖。
接下來將參照附圖對本發(fā)明進行詳細說明，各附圖中用類似的標注符來表示相類似的元件。
根據(jù)本發(fā)明制成的多信道，多速率維特比譯碼器被實施于CDMA蜂窩電話系統(tǒng)17的環(huán)境中。此類譯碼器一般用于接收通信信號的多信道無線通信站中。圖2所示的系統(tǒng)17包括發(fā)射機19和接收機21，其可能存在于基站或移動用戶接收機中。
發(fā)射機19包括將語音和非語音數(shù)據(jù)25編碼為幀頻為多種數(shù)據(jù)率，例如8kbps，16kbps，32kbps或64kbps的多個數(shù)據(jù)幀的信號處理器23。信號處理器23將根據(jù)語音的活動量(如果是語音數(shù)據(jù))，或?qū)?yīng)于設(shè)定的數(shù)據(jù)率來選擇一種速率。
在多路接入環(huán)境中產(chǎn)生所要傳輸?shù)男盘柊▋蓚€步驟。第一，利用前向糾錯編碼(FEC)27對可以被視為二相調(diào)制信號的輸入數(shù)據(jù)25進行編碼。由于使用的是R＝1/2的卷積碼，所以單一的二相調(diào)制數(shù)據(jù)信號將變成兩個二相調(diào)制信號。其中一個信號代表同相信道I。另一個信號則代表正交信道Q。二相調(diào)制I和Q信號通常被稱作正交相移鍵控(QPSK)。在本優(yōu)選實施例中，用于K＝7的約束長度以及R＝1/2的卷積碼率的長碼發(fā)生器(tap generator)多項式29，31為G1＝1718G2＝1338第二步驟中，利用同相(I)35a和正交(Q)35b QPSK偽隨機序列對兩個二相調(diào)制數(shù)據(jù)或碼元33a，33b進行擴展處理。所得的I37a和Q 37b擴展信號與載頻43混合在一起，并與具有不同擴展碼的其它擴展信號(信道)相結(jié)合(45)并發(fā)射(47)。發(fā)射(47)過程中可以包含多個具有不同數(shù)據(jù)率的單獨信道。
接收機21包括解調(diào)器49a和49b，其將所傳送來的寬帶信號47混頻(51a，51b)到一個中間載頻上。QPSK信號隨后被濾波(53)并與本地所產(chǎn)生的與所傳送代碼相匹配的QPSK偽隨機代碼35a，35b相混合(55a，55b)。只有在發(fā)射機19處由相同代碼所擴展的原始波形才可以被有效解擴。而其它信號對接收機21將表現(xiàn)為噪聲。數(shù)據(jù)57a，57b隨后被傳送給信號處理器59，由其對卷積編碼數(shù)據(jù)進行FEC譯碼。
本發(fā)明利用如圖3a和3b所示的高效多信道，多速率維特比譯碼器61進行譯碼。譯碼器61包括數(shù)字信號處理器(DSP)至維特比譯碼器接口63，公用歐幾理德距離計算處理機65，多個加和-比較-選擇(ACS)信道67a，67b，67c和67d，狀態(tài)量度(metric)存儲器陣列69，ACS序列器71，回溯存儲器陣列73，回溯處理器75和譯碼器至系統(tǒng)接口77。圖3a和3b所示的系統(tǒng)可以離散地進行裝配，也可以用高效專用集成電路(ASIC)79來實現(xiàn)。
在本優(yōu)選實施例中，譯碼器61內(nèi)的任何4個信道(0，1，2，3)均可以處理多種數(shù)據(jù)率8kbps，16kbps，32kbps或64kbps。在另選實施例中也可以使用其它數(shù)據(jù)率。更低的數(shù)據(jù)率是通過使其具有對冗余接收碼元進行操作的時間分集組合功能來實現(xiàn)的。其將有效地提高時間分集接收信號的SNR。對于與低于所預(yù)期的最高數(shù)據(jù)率的數(shù)據(jù)率相對應(yīng)的數(shù)據(jù)幀中的那些碼元，將重復(fù)碼元數(shù)據(jù)以使該數(shù)據(jù)幀能夠保持恒定的碼元率。
對于64kbps的數(shù)據(jù)率，每15.625微秒發(fā)送一個QPSK碼元。而對于32kbps的數(shù)據(jù)率，則將通過一個信道重復(fù)發(fā)送兩次對應(yīng)的QPSK碼元，而每次仍以64kbps的速率來發(fā)送這些碼元，只是通過采用雙倍冗余技術(shù)而將信息率降低為32kbps。對于16kbps數(shù)據(jù)率，則將通過該信道重復(fù)發(fā)送4次對應(yīng)的QPSK碼元，對于8kbps數(shù)據(jù)信道，則為8次。
參照圖3a和3b，多信道譯碼器61共享公共資源以使硅片面積減小到最小。如圖所示，狀態(tài)量度存儲器陣列69和回溯存儲器陣列73為靜態(tài)隨機存取存儲器(SRAM)并為每個信道所公用。另外采用公共的歐幾理德距離計算處理機65也使效率得到了提高，其用于計算所接收的QPSK碼元與所有4個信道的QPSK空間中的4個可能構(gòu)象點之間的平方歐幾理德距離。
如圖所示的系統(tǒng)結(jié)構(gòu)實施了維特比算法并用于對以卷積方法進行編碼的數(shù)據(jù)進行譯碼。對應(yīng)于K＝7的約束長度以及R＝1/2的代碼率的長碼發(fā)生器多項式為G1＝1718(29)和G2＝1338(31)。其應(yīng)被理解的是，在另選實施例中根據(jù)不同的約束長度和代碼率也可以使用其它形式的長碼發(fā)生器多項式。例如，對K＝9的約束長度和R＝1/2的代碼率，長碼發(fā)生器多項式為G1＝7538和G2＝5618。長碼發(fā)生器的應(yīng)用在遠程通信技術(shù)領(lǐng)域十分常見，并用于FEC編碼器27中。
整體的系統(tǒng)結(jié)構(gòu)如圖4所示。主機微控制器81通過微控制器數(shù)據(jù)線85，地址線87和寫選通脈沖89對位于ASIC 79上的定時和控制模塊(TCM)83進行控制。微控制器81從所傳送來的數(shù)據(jù)幀中確定出給定信道的時間分集系數(shù)。該分集組合是通過分別對信道0到3選擇性地斷言和去斷言分集組合信號91a，91b，91c，91d來進行控制的。數(shù)據(jù)輸出93從主機DSP 95中引出并用于將所有4個信道的I和Q信號傳送給維特比譯碼器接口63。主機DSP 95使能信號97和地址線99也同樣被耦合到維特比譯碼器接口63上。主機微控制器81對每個分集組合信號91a，91b，91c，91d進行控制。主機DSP 95則對到譯碼器接口63的單獨信道數(shù)據(jù)93進行控制。
TCM 83接受一個從外部得到的高頻參考信號103以用于整個系統(tǒng)的時序同步。TCM 83利用參考信號103推導(dǎo)出高頻轉(zhuǎn)儲105以及維特比時鐘107信號。此外TCM 83還產(chǎn)生總譯碼器復(fù)位信號109。
特定信道的數(shù)據(jù)率由微控制器81通過使能各自的分集組合信號91a，91b，91c，91d而降低。對于32kbps的數(shù)據(jù)率，兩個相鄰碼元被組合在一起；對于16kbps的數(shù)據(jù)率，4個碼元被組合在一起；而對于8kbps的數(shù)據(jù)率，則8個碼元將被組合在一起。
本優(yōu)選實施例采用了時間分集技術(shù)來處理多速率數(shù)據(jù)。在64kbps的數(shù)據(jù)率上，使用的是每個單獨的傳輸數(shù)位。然而，在最低的數(shù)據(jù)率8kbps上，則每個數(shù)位將被復(fù)制8倍。在以最低數(shù)據(jù)率進行處理時，冗余碼元只是被簡單地加在一起。如本發(fā)明的現(xiàn)有技術(shù)中所說明的，通過一條對應(yīng)信道每發(fā)送一個碼元，便接收具有一定增益和噪聲的數(shù)碼(figure)。因此，如果通過該信道發(fā)送兩次相同的信號，則SNR將加倍。其原因是由于冗余碼元是被相干地加在其上的，而所引入的隨機噪聲則不是。從最高數(shù)據(jù)率64kbps到最低數(shù)據(jù)率8kbps，信號增益將增大為8倍。
通過降低數(shù)據(jù)比特率以及采用時間分集技術(shù)，由于在將不同碼元組合在一起時可以使增益得到提高，因此信號傳輸能量將相應(yīng)降低相當?shù)臄?shù)量。利用分集組合可以在不產(chǎn)生有害效應(yīng)的較低SNR的情況下將數(shù)據(jù)率降低。
對于最大的數(shù)據(jù)吞吐率64kbps，必須禁用分集組合功能。其中是通過對于該特定信道使分集組合信號91a，91b，91c，91d一直保持高電平來實現(xiàn)這一點的。在多信道譯碼器61以較低的數(shù)據(jù)率進行操作的情況下，當譯碼器被使能以及當接口63為了傳送新的碼元集合而被清零時，分集組合信號91a，91b，91c，91d將對哪些相鄰碼元被組合在一起進行控制。
如圖5所示，譯碼器接口63在主機DSP 95數(shù)據(jù)總線93上接受長度為8位兩個“互補”(compliment)I和Q樣本信號。來自主機DSP 95的數(shù)據(jù)通過數(shù)據(jù)總線93被輸入到地址譯碼器111中。雖然數(shù)據(jù)總線93是一種并行輸入總線，但在所有4個信道之間數(shù)據(jù)卻是串行到達的。隨后該數(shù)據(jù)被分離為用于每個信道的單獨同相和正交分量，并分別通過導(dǎo)線121I，121Q，123I，123Q，125I，125Q，127I，127Q輸出到用于信道0-3的飽和積分和轉(zhuǎn)儲電路113I，113Q，115I，115Q，117I，117Q，119I，119Q的每一個處。接口63包括具有飽和邏輯的8位累加器。最大的正飽和值為0×7f16，最大的負飽和值為0×8016。
在維特比譯碼器接口63內(nèi)，利用二進制“互補”操作來進行時間分集組合操作。當以較低的數(shù)據(jù)率進行處理時，所有的冗余I和Q樣本被加在一起。類似地，如果出現(xiàn)溢出，飽和加法器將被用于消除符號變化。除了駐存于單獨的DSP IC內(nèi)的分集組合功能之外，也可以在ASIC中另外包含定制的專用功能部件。在執(zhí)行完分集組合功能之后，其結(jié)果將被輸出到分別用于信道0-3的導(dǎo)線129I，129Q，131I，131Q，133I，133Q，135I，135Q上。飽和積分轉(zhuǎn)儲電路還對分別用于信道0-3的歐幾理德距離計算處理機65使能信號137a，137b，137c，137d進行控制。
參照圖3a和3b，所有多信道譯碼器61的內(nèi)部處理器均與維特比時鐘107保持同步。主機DSP 95由其自身的異步時鐘(未顯示)來提供時鐘信號。DSP時鐘和轉(zhuǎn)儲信號105再同步于維特比時鐘107。譯碼器61要求維特比時鐘107必須或多或少地快于轉(zhuǎn)儲信號105。
所有信道均從譯碼器接口63耦合到如圖4所示各自對應(yīng)的I和Q和使能信號線上的歐幾理德距離計算處理機65上。參照圖3a，歐幾理德距離計算處理機65計算所接收到的每個I和Q碼元與4個可能QPSK構(gòu)象點之間的4個平方歐幾理德距離。只有當被各自信道使能時，公共處理機才為每個信道計算距離。
如圖6所示，歐幾理德距離計算處理機65通過將其映射到QPSK構(gòu)象x00，x01，x10，x11上來對在每個信道上所接收到的所有碼元p進行比較。由于無論是采用多徑還是射頻技術(shù)，在傳輸(47)期間其均有可能被噪聲和失真破壞，因此需要對所接收到的每個點p進行檢查。幾何處理機65從所接收到的碼元p中計算出4個距離d00，d01，d10，d11并選出最短距離d00。
其中所用的使能機制是基于用于特定信道的傳輸數(shù)據(jù)率的。由于該計算只是在歐幾理德距離計算處理機65中進行的，如果在又傳送來新的I和Q碼元的同時幾何處理機65已被使能，則整個處理的效率將會有一定的提高。由于其在處理低速率數(shù)據(jù)時不需要浪費任何的計算時間，所以效率也會因此而提高。
參照圖3a和3b，在計算出歐幾理德距離之后，每個信道的離散12位輸出139a，139b，139c，139d和與之相關(guān)的使能信號141a，141b，141c，141d被一起串行地耦合到4個離散ACS電路67a，67b，67c和67d，其中上述歐幾理德距離被映射到基于編碼器的格子結(jié)構(gòu)(trellis)上。使用格子結(jié)構(gòu)方案來對以FEC卷積方法進行編碼的數(shù)據(jù)進行譯碼對本技術(shù)領(lǐng)域的技術(shù)人員來說十分常見。
本發(fā)明將每個碼元歸一化并利用飽和邏輯計算出最短的格子結(jié)構(gòu)距離。先前的狀態(tài)量度被加到新接收到的每個傳輸碼元上。每條信道上的每個單獨的數(shù)據(jù)點均發(fā)展并更新該格子結(jié)構(gòu)。從狀態(tài)量度存儲器69中讀出狀態(tài)量度數(shù)據(jù)。ACS電路67a，67b，67c，67d實現(xiàn)維特比算法。最大似然譯碼器依賴于身為狀態(tài)圖的無限復(fù)制的格子結(jié)構(gòu)。卷積代碼的任何代碼字均對應(yīng)于沿該格子結(jié)構(gòu)圖上某條路徑的碼元。在該格子結(jié)構(gòu)的每個狀態(tài)以及每個水平上，均包含有一次ACS操作。為了實現(xiàn)基于維特比算法的譯碼器，需要兩個不同數(shù)據(jù)集合的存儲器。第一存儲器是對格子結(jié)構(gòu)的每個連續(xù)水平均被更新的路徑狀態(tài)或量度存儲器69。第二組數(shù)據(jù)集合則是格子結(jié)構(gòu)中每個節(jié)點或狀態(tài)上的數(shù)據(jù)選集(selection)，稱為路徑存儲器73。
現(xiàn)有技術(shù)中，每個單獨的譯碼器或ACS電路均需要單獨的用于該兩個數(shù)據(jù)集合的存儲器。而在本發(fā)明中，以一種新穎方式將量度69和路徑存儲器73陣列合并為一個公用于每條信道的公共存儲器，由此顯著地減小了硅片面積。另外，通過將公共尋址和數(shù)據(jù)傳輸組合在一起，也進一步提高了效率。對于狀態(tài)量度存儲器69狀態(tài)量度數(shù)據(jù)被寫入到143a，143b，143c，143d中并從145a，145b，145c，145d讀出。
對每個狀態(tài)，存在有兩個可能的終結(jié)于其上的格子結(jié)構(gòu)路徑。在ACS電路67a，67b，67c，67d中執(zhí)行刪節(jié)操作以找出終結(jié)于給定狀態(tài)上的最佳量度。該最佳量度是通過選擇最小的累加格子結(jié)構(gòu)距離來確定的。所選中的路徑，上或下，分別由0或1來表示。此信息被寫入到導(dǎo)線149a，149b，149c，149d上的回溯存儲器73。
一般是在多個接收到的碼元上來組成該格子結(jié)構(gòu)。本優(yōu)選實施例需要離散時間上的35個碼元，并且一旦接收到由時鐘控制的每個碼元就更新一次。在累積完35個碼元之后，通過一次判斷找出具有最小誤差的格子結(jié)構(gòu)路徑。此種譯碼方法確定了所發(fā)送是哪個QPSK碼元。該種格子結(jié)構(gòu)引入了冗余并積累了歷史信息。
用于信道0的一個ACS電路67a如圖7所示。代表了一個QPSK構(gòu)象點的每個新碼元是輸入139a。由于該格子結(jié)構(gòu)中的每個節(jié)點均分別具有一進一出兩條路徑，所以將根據(jù)格子結(jié)構(gòu)中的現(xiàn)時狀態(tài)以及所編碼的是何種信息來將這些值拆分開并進行選擇。每個構(gòu)象值被輸入到單獨的4輸入多路復(fù)用器189u，189l中。來自每個多路復(fù)用器189u，189l的輸出191u，191l均由格子結(jié)構(gòu)和編碼器中的現(xiàn)時狀態(tài)而定。判定信號153a由下文中將要詳細討論的ACS序列器71產(chǎn)生。從存儲器69中讀出狀態(tài)量度145a并類似地將其拆分以分別用于上端和下端路徑，另外還將其輸入到鏡相8位觸發(fā)器193u，193l中。觸發(fā)器193u，193l的輸出與先前的最佳量度201一起到達飽和減法器197u，197l中，并利用飽和減法器199u，199l與新碼元值191u，191l組合在一起。利用一個8位幅值比較器203對每個格子結(jié)構(gòu)節(jié)點的上端和下端路徑進行比較。每個ACS信道64分別處理每個特定碼元的格子結(jié)構(gòu)狀態(tài)。對每條路徑進行檢查以確定哪條路徑或軌跡最短。上端和下端路徑205u，205l被輸入到一個2輸入多路復(fù)用器207中，在其中選出最短距離或狀態(tài)量度145a并將其存儲到存儲器209中。此值被用于下一碼元的輸入以進行歸一化。本發(fā)明對每次操作的所有輸入均進行“后歸一化”。
現(xiàn)有技術(shù)中的歸一化通常是以數(shù)據(jù)塊為基礎(chǔ)，或在許多信息碼元均已被處理完之后進行的。然而，通過在選出每個量度之后進行“后歸一化”，將能夠顯著地改善其性能。由于該種歸一化處理有可能會產(chǎn)生溢出，所以“后歸一化”需要有飽和邏輯。如果沒有采用飽和邏輯，則其數(shù)值最終將會溢出，從而使得二進制數(shù)可能會與其期望值相差很大。而該系統(tǒng)又無法確定該數(shù)值是否是實際值。通過采用飽和邏輯，該數(shù)值將最終進入平穩(wěn)狀態(tài)(plateau)。
由于該格子結(jié)構(gòu)上的每個節(jié)點均具有兩條終結(jié)于其中的路徑以及兩條起始于其中的路徑，所以該處理必須不斷地刪節(jié)(prune)。該格子結(jié)構(gòu)代表了兩條路徑的量度，其中通過一次判定選擇出一條基于較短距離的路徑。其中的較好路徑或最佳量度被存儲在狀態(tài)量度存儲器69中，而判定結(jié)果或路徑數(shù)位則被存儲在回溯存儲器149a，149b，149c，149d中。
在一個碼元的開始處，每個ACS信道67a，67b，67c，67d將分別接收一個譯碼器起始信號141a，141b，141c，141d以初始化該信道。如上所述，存儲在存儲器中的刪節(jié)操作的勝者與第一個進行比較，如果第二個勝者比第一個小，則該特定值將被選為最佳量度。對于該格子結(jié)構(gòu)的其余63個輸出，此操作均類似。
當碼元進入到維特比譯碼器中時其上的歷史相關(guān)性將使其積累了眾多碼元的能量并由此造成巨大的增益。該能量的增加是對在35個碼元上對能量進行積分的結(jié)果，其實際上起到了使帶寬變窄的效果。
ACS電路67a，67b，67c，67d操作的順序是由ACS序列器71通過導(dǎo)線151a，151b，151c，151d來進行控制的。用一個單獨的ACS序列器71來對用于所正進行譯碼的每條信道的單獨ACS電路67a，67b，67c，67d進行控制。當某條特定信道或者由于數(shù)據(jù)率較低，或者由于該信道未被占用還沒有被使能(使能信號141a，141b，141c，141d無效)時，將通過導(dǎo)線153a，153b，153c，153d禁止對用于該特定信道的狀態(tài)量度存儲器69和路徑存儲器73進行寫入操作。
ACS序列器71控制本發(fā)明的整個操作。ACS序列器71的功能類似于狀態(tài)機的功能。然而，勝于通常在現(xiàn)有技術(shù)中所常見的可編程裝置以及下載可執(zhí)行程序代碼的方式，本ACS序列器71是嚴格地以硬件來執(zhí)行操作的，由此產(chǎn)生了意想不到的高效率。
ACS序列器71的操作類似于由一個計數(shù)器驅(qū)動的計數(shù)器的操作，其與一個公共存儲器69并行地對4個獨立的ACS電路67a，67b，67c，67d進行控制。ACS序列器71還起到了位片陣列處理器的作用。圖8a和8b所示為ACS序列器71的操作流程圖。在初始化(步驟401)之后，ACS序列器71建立等于0的計數(shù)基數(shù)(步驟403)。由于序列器實質(zhì)上就是計數(shù)器，因此需要一條用于向上計數(shù)(步驟415)的返回路徑。進行一次判斷(步驟405)以根據(jù)從0到127與格子結(jié)構(gòu)的64次讀操作和64次寫操作相匹配的遞增順序來確定該處理是否已經(jīng)完成。該序列器以驅(qū)動尋址操作(步驟411，419，425，429)和對地址定序，以及對讀操作(步驟413，421)和寫操作(步驟427，431)定序的維特比率來進行時鐘控制。ACS序列器71與一個公共存儲器69并行地對每條ACS信道67a，67b，67c，67d進行處理。
狀態(tài)量度存儲器陣列69的寬度為64位并被設(shè)計成具有一個ping節(jié)段和一個pong節(jié)段。64位字的前32位是ping節(jié)段，后32位是pong節(jié)段。該32位節(jié)段中每8位節(jié)段代表了一個不同信道(0，1，2，3)。當ACS序列器71正從pong節(jié)段中進行讀取時，其將順序地向ping節(jié)段中寫入。隨后該序列器再對ping節(jié)段進行讀取并向pong節(jié)段中寫入，而對于下一碼元，則再從pong節(jié)段中讀出并向ping節(jié)段中寫入。此種共享存儲器存取的方法對本領(lǐng)域的技術(shù)人員十分常見。
ACS序列器71對能夠以不同的數(shù)據(jù)率來對數(shù)據(jù)進行處理的4個信道進行處理，因此ACS序列器71可能會對信道0的ping節(jié)段進行讀取，從信道1的pong節(jié)段進行讀取，對信道2則不進行任何讀取操作或?qū)懭氩僮鳎鴮π诺?的ping節(jié)段進行讀取。這種存儲器存取方法極為靈活。其是通過讓每條信道分別具有專用起始信號141a，141b，141c，141d來實現(xiàn)此功能的。
ACS序列器71通過檢查(步驟405)計數(shù)基數(shù)并觀察(步驟407)該計數(shù)基數(shù)的兩個最低有效位(LSB)來訪問狀態(tài)量度存儲器陣列69以及每個ACS電路67a，67b，67c，67d。該序列的最初兩個狀態(tài)將總是讀取操作(步驟413，421)。該序列的最后兩個狀態(tài)則是寫操作(步驟427，431)。該寫操作將其結(jié)果記入到狀態(tài)量度存儲器69中。
如圖9所示，其是以最小硬件方式來實施ACS序列器71的。計數(shù)器211利用觸發(fā)器213a，213b，213c，213d，215a，215b，215c，215d提供了計數(shù)基數(shù)，其提供了移位操作并對4個可變速率數(shù)據(jù)信道進行寫入和讀取操作。4輸入多路復(fù)用器217存取用于所有信道的狀態(tài)量度地址。
狀態(tài)量度存儲器陣列69具有用于每信道64狀態(tài)量度的充分存儲容量。為了便于從145a，145b，145c，145d中讀出以及向143a，143b，143c，143d寫入狀態(tài)量度存儲器陣列69，存儲器的ping-pong結(jié)構(gòu)簡化了ACS序列器71通過ping-pong導(dǎo)線155和地址總線157所協(xié)調(diào)的單獨ACS操作期間的操作。狀態(tài)量度存儲器SRAM陣列69的總?cè)萘繛?096位。
回溯存儲器陣列73被用于記錄哪條路徑是到每個所譯碼碼元的每個狀態(tài)中的“幸存者”(survivor)。由于格子結(jié)構(gòu)圖理論上是狀態(tài)圖的無限復(fù)制，因此其將需要存儲器有無限容量來記錄所傳輸每個碼元的所有信息。然而，回溯歷史記錄只對35個連續(xù)碼元保留，并被來自導(dǎo)線149a，149b，149c，149d上的ACS電路67a，67b，67c，67d的數(shù)據(jù)重寫?；厮荽鎯ζ?3需要大小為8960位排列成32×280陣列的SRAM?；厮萆疃葹?5碼元，因此，在輸出所譯碼碼元之前，將需要累積35個碼元的信息。因此產(chǎn)生給定輸出的輸入碼元在時間上早出現(xiàn)35個碼元。
回溯存儲器73被設(shè)計成一個環(huán)形緩沖器。每寫入一個新碼元到回溯存儲器73中，先前所存儲的所有碼元均將移位，并廢棄掉最早的碼元值。所需存儲器應(yīng)滿足5倍于約束長度的關(guān)系，因此對于K＝7的約束長度則需要35碼元的存儲器。
回溯操作如圖10所示?；厮萏幚砥?5的遞歸操作類似于ACS處理器71，其中先對一個計數(shù)器進行初始化(步驟501)并進行設(shè)置(步驟503)指定如上所述等于34的數(shù)值(5倍于約束長度)。隨后將本地最佳量度指定為最佳量度值(步驟505)。必須進行一次判斷以確定回溯計數(shù)值是否等于0(步驟507)。如果該回溯計數(shù)值等于0，則將完成處理(步驟531)并獲知最可能的軌跡，譯碼器輸出一個數(shù)位(步驟529)。如果回溯計數(shù)值不為0，則將繼續(xù)進行操作以達到最佳量度。
由于其能夠處理4種不同的數(shù)據(jù)率，因此回溯存儲器73的占用狀態(tài)將依數(shù)據(jù)率而定，即，如果信道0正在以64kbps的速率進行操作，則在信道0上的35個碼元之后，則該特定信道將填滿整個回溯存儲器，然而，如果信道2正在以其一半的速率進行操作，即32kbps，則信道2將只填滿回溯存儲器73的一半。
由于某條信道可能會相對于其它信道有嚴重的時間延遲，因此其中是順序地來對回溯存儲器73進行分配的。由于在發(fā)射機處所進行編碼的數(shù)據(jù)是唯一的，所以回溯處理器75對于每條信道是唯一的。因此該4條信道每一條的回溯操作也將是唯一的。此外，4條信道之間的數(shù)據(jù)率可能會不同。
由于地址不同，因此回溯處理是串行的，處理器75順序地對信道0，信道1，信道2和最后一條信道3進行操作?；厮菪畔⒌拇鎯κ且蕾囉诘刂返模湫枰跁r間上分離對每條信道的每項處理。如果所有4條信道均是以最大速率進行傳輸?shù)?，則由于在發(fā)射機處所編碼的數(shù)據(jù)在4條信道每一條之間生成了不同的格子結(jié)構(gòu)或回溯軌跡，使得存儲器將仍然需要進行分離。以不同速率對其進行處理將進一步使處理變復(fù)雜。
參照圖10所示的流程圖，如果回溯計數(shù)值不等于0(步驟507)，則處理必須為了最可能的軌跡在時間上進行回溯。處理器讀出包括一個字段(1個字節(jié)地址，和1個數(shù)位地址)長度為9位的地址。這是通過將該地址右移4位(步驟509)，隨后再右移1位(步驟511)并屏蔽掉3個最低有效位(步驟513)來進行的。本地最佳量度是一個7位數(shù)。4個最高有效位將變?yōu)樽止?jié)地址，接下來的3位將變?yōu)槲惶?，?個最低有效位將被忽略。對路徑位進行檢查(步驟515)以看其是否為1或0。如果路徑位是0，則先前的本地最佳量度值將被右移1位，即等價于將其除以2。如果路徑位為0，則本地最佳量度也將被右移1位(步驟517)。如果該路徑位不等于0，則本地最佳量度將加64，由此使其結(jié)果變?yōu)?2到63之間的一個數(shù)值。處理器75將一直跟蹤所有的軌跡(步驟521，523，525，527)并一直重復(fù)，直到發(fā)現(xiàn)了編碼數(shù)位。
處理器找出以代表了最小誤差的最小能量終結(jié)于所有64個狀態(tài)的軌跡。回溯存儲器存儲了與所有64種狀態(tài)相關(guān)的35條軌跡，由于進入一個給定狀態(tài)只有兩條路徑，所以其中用1個數(shù)位來表示該軌跡是來自于上方還是下方。因此，0或1指示路徑。本地最佳量度的相關(guān)路徑位與字節(jié)地址和位地址一起存儲。所有信息均是以字節(jié)形式進行存儲的，而由于存在有64種狀態(tài)，所以需要利用8個字節(jié)，每字節(jié)8位，來分別表示64種狀態(tài)。由于第一字節(jié)內(nèi)有8位，所以該8位將表示狀態(tài)0到7。其表明本地最佳量度指向這些狀態(tài)。下一字節(jié)將指示狀態(tài)8到15，如此等等直到第63狀態(tài)。
本處理將總是廢棄掉該7位數(shù)的最低有效位。如上所述的3個最高有效位指向特定的字節(jié)地址。3個最高有效位之后的3位則指向該字節(jié)地址中的一個特定位。即路徑位。該路徑位被用于對本地最佳量度進行修正。
回溯處理以512倍于最大吞吐量速率的速率進行操作。地址總線的控制在ACS序列器71與回溯處理器75之間協(xié)調(diào)。在譯碼器操作的ACS階段，ACS序列器71通過導(dǎo)線151a，151b，151c，151d對狀態(tài)量度和回溯存儲器的地址總線159進行控制。在完成了ACS操作之后，回溯存儲器地址總線的控制權(quán)被移交給回溯處理器75。
回溯存儲器73被用于一種被稱為“鏈接回環(huán)(chaining back)”的程序，或以格子結(jié)構(gòu)中的最后節(jié)點開始進行回溯處理，從最后判定到第一判定向后跟蹤判定路徑。此處理確定了是哪個譯碼碼元將作為輸出161a，161b，161c，161d被釋放。由于希望各單獨數(shù)據(jù)信道的回溯處理的尋址特性能夠彼此獨立，所以不能在一個公共SRAM模塊69，75中并行地對4條信道進行回溯處理。有必要排定各單獨信道的回溯處理的順序。如果對于一個特定的碼元間隔禁用了某條特定信道，則將跳過該信道的回溯處理。該處理需要最少35個時鐘周期來完成對某給定信道的回溯處理。
本發(fā)明還具有一個計算誤碼率的性能診斷功能部件。歐幾理德距離計算處理機65輸出一個硬判決163到回溯處理器75中。該硬判決以先進先出(FIFO)方式緩存到35個碼元中，隨后將其與由回溯處理器75所給出的卷積編碼碼元輸出161a，161b，161c，161d進行比較。累加其之間的數(shù)位差。在256個碼元之后，將回溯處理器75中的累加器的累加值被清空輸出(165)到如圖7所示的誤碼率輸出電路77中。當又有新的8位累加誤碼率值準備好讓主機微處理器進行讀取時，該特定信道的BER就緒信號167將被使能。
接下來將參照圖11所示的流程圖對誤碼率診斷處理進行說明。為了進行誤碼率計算，該處理需要一個發(fā)射機部和一個接收機部。數(shù)據(jù)被引入到(步驟601)發(fā)射機中并將對其進行前向糾錯編碼，QPSK調(diào)制，以及正交信號擴展處理。不發(fā)射該信號，而是直接將其輸入到接收機部對該信號進行解擴處理。解擴處理的輸出不經(jīng)過維特比譯碼器(步驟603)并被延遲35個碼元(步驟607，609，611)以允許維特比譯碼器能夠?qū)υ撔畔⑦M行譯碼(步驟605)。經(jīng)過對其進行硬判決(未譯碼)，將該數(shù)據(jù)與維特比譯碼器的輸出進行比較。比較結(jié)果提供了對SNR和處理器性能的一個指標示度。
本發(fā)明的性能如圖12所示。圖12所示為通過比較未卷積編碼數(shù)據(jù)和編碼數(shù)據(jù)所得的誤碼率可能性對信噪比的曲線圖。其中例示了本發(fā)明的兩個實施例。第一實施例使用的是K＝7的約束長度。而另選實施例使用的則是K＝9的約束長度。如曲線圖所示，隨著信噪比增大到5，未卷積編碼數(shù)據(jù)的性能表現(xiàn)出0.05％誤碼概率。然而，在相同的信噪比下，卷積編碼數(shù)據(jù)性能則顯著提高，達到百萬分之一還要小。從該曲線圖還可以看出，采用K＝9的約束長度比采用K＝7的約束長度在性能上有一定提高。
勝于裝配一個具有4條每條分別具有兩對I和Q信號的輸入信道的四芯線(quad)輸入維特比譯碼器，其采用了一個距離計算處理機來處理4條信道以及輸出16個距離。這16個距離隨后被耦合到ACS模塊上。歐幾理德距離計算模塊的輸出隨后被分配給每條信道上的每個單獨ACS模塊。
在另選實施例中，勝于使用分別用于各條單獨信道的4個離散ACS模塊，通過線性提高時鐘速度可以顯著地降低其所需數(shù)目。通過多路復(fù)用數(shù)據(jù)輸入以及提高時鐘速度，可以將進行格子結(jié)構(gòu)操作的ACS功能部件減少為兩個甚至是一個ACS電路。
盡管上文中對本發(fā)明的具體實施例進行了說明，但本領(lǐng)域的技術(shù)人員在不背離本發(fā)明的精神和范圍的情況下可以對其多種修正和變型。上述說明僅用來例示，而不是對本發(fā)明形式的限制。
權(quán)利要求
1.一種用于進行多信道數(shù)據(jù)通信的通信站，其同時以獨立速率接收和處理共享著同一選定帶寬的多信道數(shù)據(jù)，該通信站包括解調(diào)器裝置，用于以獨立速率在所述信道帶寬上接收具有多個數(shù)據(jù)信道的多信道數(shù)據(jù)通信信號；解擴裝置，用于將所接收信號數(shù)據(jù)的多個選定信道分離并識別出每條信道的數(shù)據(jù)率；多個譯碼裝置；每個所述譯碼裝置分別以指定數(shù)據(jù)率對多信道數(shù)據(jù)通信的一條分離信道進行譯碼；所述多個譯碼裝置共享一個公共譯碼存儲器；以及控制裝置，用于將所分離出的每條信道導(dǎo)向到所述譯碼裝置的某一個處并對應(yīng)于由所述解擴裝置識別出的數(shù)據(jù)率為該譯碼裝置指定一種數(shù)據(jù)率。
2.如權(quán)利要求1所述的通信站，其特征在于所述公共譯碼器存儲器包括被用來在所述譯碼操作期間對正被譯碼的所有分離的信道進行處理的狀態(tài)量度存儲器以及回溯存儲器。
3.如權(quán)利要求2所述的通信站，其特征在于所述狀態(tài)量度存儲器被設(shè)計成一種ping-pong系統(tǒng)，其中能夠同時對所述ping-pong系統(tǒng)的ping節(jié)段或pong節(jié)段進行寫入或讀取操作。
4.如權(quán)利要求1所述的通信站，其特征在于另外包括一個作為所述多個譯碼裝置的共享資源的歐幾理德距離計算處理機；所述歐幾理德距離計算處理機用于計算從正被譯碼的信道上接收到的碼元到4個QPSK構(gòu)象點每一個的距離，并用于為所接收到的所述每個碼元識別出所述4個QPSK構(gòu)象點中距離最近的構(gòu)象點。
5.如權(quán)利要求4所述的通信站，其特征在于所述歐幾理德距離計算處理機與所述控制裝置相關(guān)并對導(dǎo)向所述譯碼裝置的信道上的所有碼元進行操作。
6.如權(quán)利要求1所述的通信站，其特征在于所述多種獨立數(shù)據(jù)率包括一個最大數(shù)據(jù)率，而低于所述最大數(shù)據(jù)率的各獨立數(shù)據(jù)率則包括成比例復(fù)制數(shù)據(jù)。
7.如權(quán)利要求6所述的通信站，其特征在于另外包括一個作為所述多個譯碼裝置的共享資源的譯碼器接口，所述譯碼器接口利用飽和邏輯將與低于所述最大數(shù)據(jù)率的獨立數(shù)據(jù)率相對應(yīng)的所述成比例復(fù)制數(shù)據(jù)相干地加在一起。
8.如權(quán)利要求1所述的通信站，其特征在于每個所述譯碼裝置均包括一個加和-比較-選擇電路，其中每個所述加和-比較-選擇電路利用飽和邏輯并通過維特比算法對每個分離信道進行處理，以獲得在對正被譯碼的信道數(shù)據(jù)的碼元所進行的回溯處理中所使用的最佳量度，而所述每個最佳量度均被“后歸一化”。
9.一種低能耗，高速多信道維特比譯碼器，在擴展頻譜調(diào)制接收機中用于同時對多個信道上具有獨立數(shù)據(jù)率的數(shù)據(jù)進行譯碼，其包括譯碼器接口，用于以多種獨立數(shù)據(jù)率接收至少4個解擴信道上的數(shù)據(jù)，其中所述多種數(shù)據(jù)率包括一個最大數(shù)據(jù)率，而低于所述最大數(shù)據(jù)率的數(shù)據(jù)率均包括成比例復(fù)制數(shù)據(jù)；歐幾理德距離計算處理機，用于計算從正被譯碼的信道接收到的碼元到4個QPSK構(gòu)象點每一個的距離，并用于為所接收到的所述每個碼元識別出所述4個QPSK構(gòu)象點中距離最近的構(gòu)象點；至少4個加和-比較-選擇(ACS)電路，用于以指定數(shù)據(jù)率對至少4個分離信道的數(shù)據(jù)進行處理；狀態(tài)量度存儲器和回溯存儲器，在譯碼操作期間用于對所有所述信道上正被譯碼的數(shù)據(jù)進行處理；ACS處理器，用于協(xié)調(diào)所述ACS電路的處理；回溯處理器，用于為所有信道的數(shù)據(jù)獲得譯碼碼元；接收機系統(tǒng)接口，用于將多信道維特比譯碼器耦合到其它處理器上。
10.如權(quán)利要求9所述的維特比譯碼器，其特征在于所述狀態(tài)量度存儲器被設(shè)計成一種ping-pong系統(tǒng)，其中能夠同時對所述ping-pong系統(tǒng)的ping節(jié)段或pong節(jié)段進行寫入或讀取操作。
11.如權(quán)利要求9所述的維特比譯碼器，其特征在于所述譯碼器接口是至少4個信道的共享資源，所述譯碼器接口利用飽和邏輯將所述較低數(shù)據(jù)率的成比例復(fù)制數(shù)據(jù)相干地加在一起。
12.如權(quán)利要求9所述的維特比譯碼器，其特征在于所述ACS電路利用飽和邏輯并通過維特比算法對每個分離信道進行處理，以獲得在對正被譯碼的信道數(shù)據(jù)的碼元所進行的回溯處理中使用的最佳量度，而每個所述最佳量度均被“后歸一化”。
全文摘要
一種通信系統(tǒng),其中給定傳輸?shù)臄?shù)據(jù)率被發(fā)射機編碼并隨后被用來對共享公共存儲器的多個卷積譯碼器進行調(diào)節(jié)。該系統(tǒng)使用了公共處理資源來提供最多為4個的具有多速率卷積糾錯譯碼的離散信道,其結(jié)果是使得硅片面積得到減小,而能耗則得到了降低。該系統(tǒng)能夠同時支持基站和用戶單元位置的接收機中從8kbps一直到用于高速ISDN通信的64kbps的數(shù)據(jù)通信。
文檔編號H03M13/00GK1250558SQ98803254
公開日2000年4月12日 申請日期1998年3月4日 優(yōu)先權(quán)日1997年3月12日
發(fā)明者小約翰D·凱韋爾 申請人:交互數(shù)字技術(shù)公司