專利名稱：輸入收信機(jī)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種輸入收信機(jī)電路，供將外界輸入來的信號傳送給內(nèi)部電路，更具體地說，涉及一種適宜用作半導(dǎo)體存儲裝置等的輸入電路的輸入收信機(jī)電路。
輸入收信機(jī)電路通常是安裝在象半導(dǎo)體存儲裝置之類的集成電路(IC)中接收外界來的提供給集成電路的信號，將收到的信號轉(zhuǎn)換成內(nèi)部信號，再將其提供給集成電路中各電路塊的。


圖1示出了具輸入收信機(jī)電路的半導(dǎo)體存儲裝置各主要部分的結(jié)構(gòu)。圖1中，舉例說明了半導(dǎo)體存儲裝置1的主要信號輸入部分。
圖1中所示的半導(dǎo)體存儲裝置1構(gòu)成SDRAM(同步動態(tài)隨機(jī)存儲器)。半導(dǎo)體存儲裝置1包括觸發(fā)電路3和4、輸入收信機(jī)電路71,72,73存儲單元陣列9、列解碼器23、行解碼器22和讀出放大器24。存儲單元陣列9中配置著多個存儲單元，列解碼器23供對列地址進(jìn)行解碼后將其提供給存儲單元陣列9，行解碼器22供對行地址進(jìn)行解碼后將其提供給存儲單元陣列9，讀出放大器24設(shè)在存儲單元陣列9與行解碼器22之間。時(shí)鐘信號101、地址信號102和數(shù)據(jù)信號103從外界提供給此半導(dǎo)體存儲裝置1。這些信號101至103一旦分別由輸入收信機(jī)電路71,72,73接收下來，分別作為內(nèi)部時(shí)鐘信號104、內(nèi)部地址信號105和內(nèi)部數(shù)據(jù)信號106傳送給各內(nèi)部電路。觸發(fā)電路3和4與內(nèi)部時(shí)鐘信號104的前沿同步地分別鎖定內(nèi)部地址信號105和內(nèi)部數(shù)據(jù)信號106。接著，內(nèi)部地址信號105經(jīng)觸發(fā)電路3鎖定后輸入列解碼器23和行解碼器22中，內(nèi)部數(shù)據(jù)信號106經(jīng)觸發(fā)電路4鎖定后輸入讀出放大器24中，從而進(jìn)行存儲單元陣列9的讀/寫操作。上面說過，SDRAM是供與時(shí)鐘信號的上升同步地鎖定數(shù)據(jù)信號和地址信號的，就是說，數(shù)據(jù)選通是單向進(jìn)行的SDRAM以下就稱之為SDR(單數(shù)據(jù)率)-SDRAM。
圖2示出了各輸入收信機(jī)電路71,72,73的結(jié)構(gòu)。這些一般的輸入收信機(jī)電路各個有N溝道MOS(金屬氧化物半導(dǎo)體)晶體管11至14、P溝道MOS晶體管15和16和變換器21。
起動信號10輸入N溝道MOS晶體管11和12的各柵極，各晶體管11和12的源極接地。N溝道MOS晶體管11和12都是節(jié)電晶體管，在輸入收信機(jī)電路不工作時(shí)(例如省電狀態(tài)的情況下)通過截?cái)嗔鬟^電路的電流降低耗電量。起動信號是輸入收信機(jī)電路不工作時(shí)取地電位的信號。
N溝道MOS晶體管13的柵極接收等于1/2電源電壓的基準(zhǔn)電壓VREF，晶體管13的源極接N溝道MOS晶體管11的漏極。P溝道MOS晶體管15的源極供有電源電壓VCC，晶體管15的漏極接N溝道MOS晶體管13的漏極。P溝道MOS晶體管15的柵極和漏極彼此連接。P溝道MOS晶體管16的源極供有電源電壓，晶體管16的柵極接P溝道MOS晶體管15的柵極。P溝道MOS晶體管15和16各自的柵極由節(jié)點(diǎn)33彼此連接起來。N溝道MOS晶體管14的漏極接P溝道MOS晶體管12的漏極，晶體管14的柵極加有輸入信號VIN，晶體管14的源極接N溝道MOS晶體管12的漏極。變換器21接收P溝道MOS晶體管16的漏極電壓，變換P溝道MOS晶體管16漏極電壓的邏輯電平，將其作為輸出信號VOUT輸出出去。變換器21是為使信號的大小在地電位至電源電壓，并使輸入信號VIN和輸出信號VOUT的邏輯值彼此相等而設(shè)的。
接下去，參看圖2說明一般輸入收信機(jī)電路的工作過程。
輸入信號VIN的電壓升高時(shí)，N溝道MOS晶體管14的導(dǎo)通電阻就可以減小，從而使P溝道MOS晶體管16的漏極電壓下降。相反，輸入電壓VIN下降時(shí)，N溝道MOS晶體管14的導(dǎo)通電阻可以變大，從而使P溝道MOS晶體管16的漏極電壓升高。
基準(zhǔn)電壓VREF下降時(shí)，N溝道MOS晶體管13的導(dǎo)通電阻變大，從而使節(jié)點(diǎn)33的電位升高。因此，P溝道MOS晶體管15和16的柵電壓升高，因而使P溝道MOS晶體管16的導(dǎo)通電阻變大，從而使P溝道MOS晶體管16的漏極電壓下降。
綜上所述，輸入收信機(jī)電路作為差動比較器工作，以基準(zhǔn)電壓VREF作為基準(zhǔn)值判定輸入信號VIN的邏輯值。具體地說，輸入信號VIN高于基準(zhǔn)電壓VREF時(shí)，輸出電壓VOUT的電平高，信號VIV低于電壓VREF低于電壓VREF時(shí)，信號VOUT的電平低。
至于半導(dǎo)體存儲裝置的輸入/輸出電壓，其標(biāo)準(zhǔn)有例如JEDEC(電子設(shè)備工程聯(lián)合協(xié)會)規(guī)定的SSTL-2接口標(biāo)準(zhǔn)。在SSTL-2接口標(biāo)準(zhǔn)中，在較低的電壓例如VREF=1.25±0.1伏下，VIN(max)/VIN(min)=VREF-0.35伏。這里，VREF=1.15伏且VIN(min)=VREF-0.35伏時(shí)，輸入電壓VIN變?yōu)樽畹碗妷?。VIN(min)在此情況下為0.8伏，這可由下面的(1)式求出VIN(min)=VREF-0.35=1.15-0.35=0.8伏(1)假設(shè)N溝道MOS晶體管14的閾電壓為VTN，且假設(shè)晶體管14柵極與源極之間的電壓為VGS時(shí)，則從N溝道MOS晶體管14的漏極流至其源極的電流I可用下面的(2)式求出I=β/2×(VGS-VTN)2(2)(2)式中，β是以β=W·μ·Co/L表示的系數(shù)，其中W為柵極寬度，μ為載流電子通過溝道的表面遷移率，Co為柵極氧化膜的電容，L為柵極長度。
這里，即使N溝道MOS晶體管12的源極與漏極之間的電壓忽略不計(jì)，由于VGS大致等于VTN，因而VGS從(1)式求出也等于0.8伏。輸入收信機(jī)電路設(shè)計(jì)得假設(shè)使N溝道MOS晶體管14的閾電壓VTN為0.6伏，由于制造過程中的離子注入量不均勻因而實(shí)際閾電壓VTN在大約±0.15伏的范圍變化。因此，在最壞的情況下，閾電壓會等于0.75伏。這些值代入(2)式中時(shí)，電流I可用下面的(3)式表示I=β/2×(0.8-0.75)2(3)從(3)式可以看出，由于(VGS-VTN)小到0.05，因而電流I的值也小。實(shí)際上，由于N溝道MOS晶體管12的源極與漏極間的電壓不等于零，滿足了VGS＜0.8伏的條件，因而電流I還要小。因此，在N溝道MOS晶體管14中，輸入信號VIN幾乎沒有增益。
圖3是圖2一般的收信機(jī)電路在最壞的VTN的情況下輸入信號VIN取最小值時(shí)通過模擬得出的傳播時(shí)間隨基準(zhǔn)電壓VREF變化的結(jié)果。在圖3的曲線中，實(shí)線表示輸入信號VIN上升時(shí)的傳播時(shí)間，虛線表示輸入信號下降時(shí)的傳播時(shí)間。這里，傳播時(shí)間是輸入信號VIN從高電平轉(zhuǎn)入低電平之后輸出信號VOUT從高電平變?yōu)榈碗娖剿?jīng)歷的時(shí)間。也可以這樣說，傳播時(shí)間是輸入信號VIN從低電平轉(zhuǎn)入高電平之后輸出信號VOUT從低電平變?yōu)楦唠娖剿?jīng)歷的時(shí)間。輸入信號從高電平變?yōu)榈碗娖降膫鞑r(shí)間與輸入信號從低電平變?yōu)楦唠娖降膫鞑r(shí)間的差值為傳播時(shí)間差。
參看圖3的曲線，當(dāng)基準(zhǔn)電壓VREF為1.15伏時(shí)，輸入信號上升時(shí)的傳播時(shí)間為1.26納秒，輸入信號下降時(shí)的傳播時(shí)間為0.87納秒。在此情況下，傳播時(shí)間差是從1.26減去0.87，即為0.39納秒(≈0.4納秒)?；鶞?zhǔn)電壓VREF為1.15伏時(shí)，傳播時(shí)間差約為0.4納秒，輸入信號從低電平變?yōu)楦唠娖降膫鞑r(shí)間比輸入信號從高電平變?yōu)榈碗娖降膫鞑r(shí)間短0.4納秒。
要縮短傳播時(shí)間差，只要令N溝道MOS晶體管14(見圖2)的閾電壓標(biāo)準(zhǔn)值再下降到0.6伏以下就令人滿意了。然而，N溝道MOS晶體管14的閾值VTN下降時(shí)，其它同一制造工藝的N溝道MOS晶體管的閾值也下降。若這些N溝道MOS晶體管用在電壓以備用狀態(tài)應(yīng)用的場合，則MOS晶體管的亞閾電流就不能忽略不計(jì)，從而使漏泄電流增加。因此，這導(dǎo)致半導(dǎo)體存儲裝置不能滿足整個半導(dǎo)體存儲裝置備用電流的技術(shù)要求。另一方面，當(dāng)專門規(guī)定N溝道MOS晶體管的制造工藝且只降低N溝道MOS晶體管14的閾電壓而其它N溝道MOS晶體管的閾電壓原封不動時(shí)可以解決上述問題，但要這樣做，工藝設(shè)計(jì)中應(yīng)確定的閾值的種類就增加，工序的數(shù)目也增加，從而使半導(dǎo)體存儲裝置的成本提高。
圖4是示出上述將數(shù)據(jù)信號和地址信號鎖定在時(shí)鐘信號前沿的一般SDR-SDRAM中時(shí)鐘信號101與數(shù)據(jù)信號103之間的關(guān)系的時(shí)序圖。這里，時(shí)鐘信號101的頻率須取100兆赫。時(shí)鐘信號101和內(nèi)部時(shí)鐘信號104的周期都為10納秒。
在SDR-SDRAM中，內(nèi)部數(shù)據(jù)信號103因觸發(fā)電路中內(nèi)部時(shí)鐘信號上升而處于鎖定狀態(tài)。這里，為使觸發(fā)電路4可以確實(shí)將內(nèi)部數(shù)據(jù)信號106鎖定在內(nèi)部數(shù)據(jù)信號104的前沿，必須使內(nèi)部數(shù)據(jù)信號106在內(nèi)部時(shí)鐘信號104即將上升之前和上升之后緊接著的一段時(shí)間不致改變。因此，觸發(fā)電路4需要有準(zhǔn)備時(shí)間30和保持時(shí)間31，前者是內(nèi)部時(shí)鐘信號上升之前內(nèi)部數(shù)據(jù)信號106必須加以保持的時(shí)間，后者是內(nèi)部時(shí)鐘信號104上升之后內(nèi)部數(shù)據(jù)信號106必須加以保持的時(shí)間。準(zhǔn)備時(shí)間和保持時(shí)間的總和叫做觸發(fā)電路4的觸發(fā)脈沖時(shí)間。上述準(zhǔn)備時(shí)間、保持時(shí)間和觸發(fā)脈沖時(shí)間都是各內(nèi)部時(shí)鐘信號104和內(nèi)部數(shù)據(jù)信號106的規(guī)定時(shí)間，同樣也是時(shí)鐘信號101和數(shù)據(jù)信號103的規(guī)定時(shí)間。
如圖4中所示，時(shí)鐘信號101上升之前數(shù)據(jù)信號103必須加以保持的時(shí)間為準(zhǔn)備時(shí)間30，時(shí)鐘信號101上升之后數(shù)據(jù)信號103必須加以保持的時(shí)間為保持時(shí)間31。準(zhǔn)備時(shí)間30和保持時(shí)間31的總時(shí)間為數(shù)據(jù)信號103的觸發(fā)脈沖時(shí)間32。數(shù)據(jù)信號的觸發(fā)脈沖時(shí)間32是將輸入收信機(jī)電路71至73的傳播時(shí)間差與觸發(fā)電路4的觸發(fā)脈沖時(shí)間加起來求出的。
接下去，用圖5A和5B說明觸發(fā)脈沖時(shí)間因輸入收信機(jī)電路的傳播時(shí)間差而變化的情況。圖5A是高電平數(shù)據(jù)鎖定在時(shí)鐘信號前沿的情況下的時(shí)序圖，圖5B是低電平數(shù)據(jù)鎖定在時(shí)鐘信號前沿的情況下的時(shí)序圖。這里，tK表示時(shí)鐘信號101上升時(shí)的傳播時(shí)間，tF是內(nèi)部數(shù)據(jù)信號106下降時(shí)的傳播時(shí)間，tS是數(shù)據(jù)信號103的準(zhǔn)備時(shí)間，tH是數(shù)據(jù)信號103的保持時(shí)間，tSI是觸發(fā)電路4的準(zhǔn)備時(shí)間，tHI是觸發(fā)電路4的保持時(shí)間。為具體說明，如上所述，輸入收信機(jī)電路在特性值范圍最壞情況下的傳播時(shí)間差(tF-tR)必須是04納秒，如圖3中所示。高電平數(shù)據(jù)信號103因時(shí)鐘信號101上升而鎖定時(shí)的準(zhǔn)備時(shí)間tS和保持時(shí)間tH分別可通過下面的(4)式和(5)式求出，如圖5A中所示。
tS=tSI+tR-tR=tSI(4)tH=tHI+tR-tF=tHI-0.4(5)從(4)式可知，數(shù)據(jù)信號103的準(zhǔn)備時(shí)間tS等于觸發(fā)電路4的準(zhǔn)備時(shí)間tSI，且不因輸入收信機(jī)電路而減少。此外，從(5)式可知，數(shù)據(jù)信號103的保持時(shí)間tH比觸發(fā)電路4的保持時(shí)間短0.4納秒，而且也不因輸入收信機(jī)電路而減少。
另一方面，低電平數(shù)據(jù)信號103鎖定在時(shí)鐘信號101的上升時(shí)間時(shí)的準(zhǔn)備時(shí)間tS和保持時(shí)間tH分別可通過下面的(6)式(7)式求出，如圖5B中所示。
tS=tSI+tR-tR=tSI+0.4(6)tH=tHI+tR-tF=tHI(7)從(6)式可知，數(shù)據(jù)信號103的準(zhǔn)備時(shí)間比觸發(fā)電路4的準(zhǔn)備時(shí)間tSI長0.4納秒，且因輸入收信機(jī)電路的傳播時(shí)間差而減少。此外，從(7)式可知，數(shù)據(jù)信號103的保持時(shí)間tH等于觸發(fā)電路4的保持時(shí)間，且不因內(nèi)部收信機(jī)電路而減少。
在輸入收信機(jī)電路的傳播時(shí)間差(tF-tR)為0.4納秒的情況下。數(shù)據(jù)信號103的準(zhǔn)備時(shí)間tS比觸發(fā)電路4的準(zhǔn)備時(shí)間tSI長，且只有當(dāng)?shù)碗娖綌?shù)據(jù)信號103在時(shí)鐘信號101上升時(shí)間鎖定時(shí)才變壞。具體地說，數(shù)據(jù)信號103的觸發(fā)脈沖比觸發(fā)電路4的觸發(fā)脈沖時(shí)間長0.4納秒，即長了所述傳播時(shí)間差，而且變壞。
上面的說明說的是輸入收信機(jī)電路下降時(shí)的傳播時(shí)間tF比輸入收信機(jī)電路上升時(shí)的傳播時(shí)間tR長的情況。相反，在時(shí)間tR比時(shí)間tF長的情況下，當(dāng)高電平數(shù)據(jù)信號103在時(shí)鐘信號101的上升時(shí)間鎖定時(shí)占用時(shí)間減少。
綜上所述，數(shù)據(jù)信號103如SDRAM那樣只在時(shí)鐘信號101的前沿鎖定時(shí)，數(shù)據(jù)信號103的觸發(fā)脈沖時(shí)間變得比觸發(fā)電路4的觸發(fā)脈沖時(shí)間長一個傳播時(shí)間，且變壞。
除上述SDR-SDRAM外，還有某些SDRAM各個采用時(shí)鐘信號以外的數(shù)據(jù)鎖定信號來鎖定數(shù)據(jù)信號，且在其上升和下降時(shí)鎖定數(shù)據(jù)信號。進(jìn)行如此雙向數(shù)據(jù)選通的SDRAM叫做DDR(雙數(shù)據(jù)率)-SDRAM。在DDR-SDRAM中使用輸入收信機(jī)電路的情況下，觸發(fā)脈沖時(shí)間因傳播時(shí)間差引起的變壞更為顯著。
圖6示出了DDR-SDRAM半導(dǎo)體存儲裝置的結(jié)構(gòu)。圖6中所示的半導(dǎo)體存儲裝置41與圖1中所示的半導(dǎo)體存儲裝置1的區(qū)別在于，新增加了輸入收信機(jī)電路74、緩沖器6、變換器8，觸發(fā)器5和多路轉(zhuǎn)換器25，且數(shù)據(jù)鎖定信號107從外面輸入。
數(shù)據(jù)鎖定信號107一次輸入給輸入收信機(jī)電路74，從電路74作為內(nèi)部數(shù)據(jù)鎖定信號108輸出出去。內(nèi)部數(shù)據(jù)鎖定信號108經(jīng)緩沖器6提供給觸發(fā)電路4，并經(jīng)變換器8提供給觸發(fā)電路5。緩沖器6產(chǎn)生與變換器8的相等的延遲時(shí)間，且配置得可以補(bǔ)償變換器8的延遲時(shí)間，從而使經(jīng)補(bǔ)償?shù)难舆t時(shí)間與輸入觸發(fā)電路4和5的內(nèi)部數(shù)據(jù)鎖定信號108的時(shí)限一致。觸發(fā)電路4在內(nèi)部數(shù)據(jù)鎖定信號108上升時(shí)的時(shí)限鎖定內(nèi)部數(shù)據(jù)信號106，觸發(fā)電路5在內(nèi)部數(shù)據(jù)信號108下降時(shí)的時(shí)限鎖定內(nèi)部數(shù)據(jù)信號106。多路轉(zhuǎn)換器25用觸發(fā)電路5所鎖定的信號擴(kuò)大觸發(fā)電路4所鎖定的信號，并將計(jì)算結(jié)果輸出給讀出放大器24。
現(xiàn)在參看圖7所示的時(shí)序圖說明此DDR-SDRAM的工作過程。這里，和圖4中所述的類似，時(shí)鐘信號101的頻率須為100兆赫，數(shù)據(jù)鎖定信號107上升與下降之間的間隔時(shí)間須為5納秒。
內(nèi)部數(shù)據(jù)信號106分別在觸發(fā)電路4和5中以5納秒的時(shí)間鎖定在內(nèi)部鎖定信號108的前沿和后沿。在DDR-SDRAM中，由于鎖定內(nèi)部數(shù)據(jù)信號106的時(shí)間短，因而當(dāng)時(shí)鐘信號101的頻率為例如100兆赫時(shí)，觸發(fā)脈沖時(shí)間約為1.5納秒。
接下去，說明一下輸入收信機(jī)電路用作DDR-SDRAM時(shí)觸發(fā)脈沖時(shí)間如何隨上述輸入收信機(jī)電路的傳播時(shí)間差而變化。這里，為具體進(jìn)行說明，輸入收信機(jī)電路的傳播時(shí)間差(tF-tR)在特性值范圍最壞情況下須為0.4納秒，如圖3中所示。高電平或低電平下的數(shù)據(jù)信號鎖定在時(shí)鐘信號101前沿時(shí)的工作過程與圖5A和5B中所示的工作過程相同，只是用數(shù)據(jù)鎖定信號代替時(shí)鐘信號。因此，在輸入收信機(jī)電路中，數(shù)據(jù)鎖定信號107與數(shù)據(jù)信號103之間的觸發(fā)脈沖時(shí)間增加0.4納秒，且變壞。
現(xiàn)在用圖8A和8B說明數(shù)據(jù)信號103鎖定在數(shù)據(jù)鎖定信號后沿時(shí)的工作過程。圖8A示出了高電平的數(shù)據(jù)信號鎖定在數(shù)據(jù)鎖定信號后沿時(shí)的時(shí)序圖，圖8B示出了低電平的數(shù)據(jù)信號鎖定在數(shù)據(jù)鎖定信號后沿時(shí)的時(shí)序圖。
高電平的數(shù)據(jù)信號鎖定在數(shù)據(jù)鎖定信號107后沿時(shí)的準(zhǔn)備時(shí)間t3和保持時(shí)間t4可用下面的(8)式和(9)式求出，如圖8A中所示。
tS=tSI+tR-tF=tSI-0.4(8)tH=tHI+tR-tR=tHI(9)從(8)式可知，數(shù)據(jù)信號103的準(zhǔn)備時(shí)間tS比觸發(fā)電路5的準(zhǔn)備時(shí)間tSI短，且輸入收信機(jī)電路并沒有使其變壞。從(9)式可知，數(shù)據(jù)信號103的保持時(shí)間tH等于觸發(fā)電路5的保持時(shí)間tHI，且輸入收信機(jī)電路沒有使其變壞。
低電平數(shù)據(jù)信號103鎖定在數(shù)據(jù)鎖定信號107后沿時(shí)的準(zhǔn)備時(shí)間tS和保持時(shí)間tH可用下面的(10)式和(11)式求出，如圖8B所示。
tS=tSI+tF-tR=tSI(10)tH=tHI+tR-tR=tHI+0.4(11)從(10)式可知，數(shù)據(jù)信號103的準(zhǔn)備時(shí)間tS等于觸發(fā)電路5的準(zhǔn)備時(shí)間tSI，且輸入收信機(jī)電路沒有使其變壞。從(11)式可知，數(shù)據(jù)信號103的保持時(shí)間tH比觸發(fā)電路5的保持時(shí)間tHI長0.4納秒，且輸入收信機(jī)電路沒有使其變壞。
綜上所述，在輸入收信機(jī)電路的傳播時(shí)間差(tF-tR)為0.4納秒的情況下，數(shù)據(jù)信號103的準(zhǔn)備時(shí)間tS比觸發(fā)電路4的準(zhǔn)備時(shí)間tSI長，且在低電平數(shù)據(jù)信號103鎖定在數(shù)據(jù)鎖定信號107前沿時(shí)變壞。此外，低電平的數(shù)據(jù)信號103鎖定在數(shù)據(jù)鎖定信號107后沿時(shí)，數(shù)據(jù)信號103的保持時(shí)間變得比觸發(fā)電路5的保持時(shí)間長，且變壞。
具體地說，數(shù)據(jù)信號103的觸發(fā)脈沖時(shí)間比觸發(fā)電路4的觸發(fā)脈沖時(shí)間長0.8納秒，為傳播時(shí)間差0.4納秒的兩倍，且變壞。
上面的說明是就輸入收信機(jī)電路下降時(shí)的傳播時(shí)間tF比輸入收信機(jī)電路上升時(shí)的傳播時(shí)間tR長的情況進(jìn)行的。與此情況相反，高電平的數(shù)據(jù)信號在數(shù)據(jù)鎖定信號107后沿鎖定時(shí)，準(zhǔn)備時(shí)間變長，且變壞，高電平數(shù)據(jù)信號103在數(shù)據(jù)鎖定信號107前沿鎖定時(shí)，保持時(shí)間變壞。
綜上所述，DDR-SDRAM采用傳播時(shí)間差為0.4納秒的輸入收信機(jī)電路時(shí)，數(shù)據(jù)信號103與數(shù)據(jù)鎖定信號107之間的觸發(fā)脈沖時(shí)間比觸發(fā)電路4的觸發(fā)脈沖時(shí)間長0.8納秒，即長傳播時(shí)間差的兩倍?？紤]其它因素例如供以數(shù)據(jù)信號各引線的差別和與溫度的依賴關(guān)系時(shí)，一般1.5納秒的觸發(fā)脈沖時(shí)間值的范圍減小。于是，觸發(fā)脈沖時(shí)間因制造工藝變化而超過觸發(fā)脈沖時(shí)間的可能性變大。
但在上述輸入收信機(jī)電路中，輸入信號上升與下降之間的傳播時(shí)間差終究還是大的。輸入收信機(jī)電路應(yīng)用到例如SDRAM上時(shí)，存在不能確保標(biāo)準(zhǔn)規(guī)定的觸發(fā)脈沖時(shí)間范圍的問題。
本發(fā)明的目的是提供一種能減小傳播時(shí)間差、確保觸發(fā)脈沖時(shí)間標(biāo)準(zhǔn)值范圍的輸入收信機(jī)電路。
本發(fā)明的目的可以通過這樣一種輸入收信機(jī)電路達(dá)到，所述輸入收信機(jī)電路包括第一N溝道MOS晶體管、第二N溝道MOS晶體管、第三N溝道MOS晶體管、第四N溝道MOS晶體管、一個節(jié)點(diǎn)、第五N溝道MOS晶體管、第六N溝道MOS晶體管、第一P溝道MOS晶體管、和第二P溝道MOS晶體管、第一N溝道MOS晶體管的柵極供有起動信號，晶體管的源極接地電位，第二N溝道MOS晶體管的柵極供有起動信號，晶體管的源極接地電位，第三N溝道MOS晶體管的柵極供有第一信號，晶體管的源極接第一N溝道MOS晶體管的漏極，第四N溝道MOS晶體管的柵極供有第二信號，晶體管的源極接第二N溝道MOS晶體管的漏極，第五N溝道MOS晶體管的源極接第三N溝道MOS晶體管體管的源極，晶體管的漏極接第三N溝道MOS晶體管的漏極，晶體管的柵極接所述節(jié)點(diǎn)，第六N溝道MOS晶體管的源極接第四N溝道MOS晶體管的源極，晶體管的漏極接第四N溝道MOS晶體管的漏極，晶體管的柵極接所述節(jié)點(diǎn)，第一P溝道MOS晶體管的源極供有電源電壓，晶體管的漏極接第三N溝道MOS晶體管的漏極，晶體管的柵極接所述節(jié)點(diǎn)，第二P溝道MOS晶體管的源極供有電源電壓，晶體管的漏極接第四N溝道MOS晶體管的漏極，晶體管的柵極接所述節(jié)點(diǎn)，其中第二P溝道MOS晶體管輸出漏極電壓作為輸出信號。
本發(fā)明輸入收信機(jī)電路的第五和第六N溝道MOS晶體管與第三和第四N溝道MOS晶體管并聯(lián)連接，從而抑制了放大第一電壓即放大基準(zhǔn)電壓本身的作用。此外，在本發(fā)明的輸入收信機(jī)電路中，設(shè)置了第三和第四P溝道MOS晶體管，與第一和第二P溝道MOS晶體管并聯(lián)，且輸入信號不僅經(jīng)第四N溝道MOS晶體管放大，而且還經(jīng)第六P溝道MOS晶體管補(bǔ)充放大，從而保證基準(zhǔn)電壓最小時(shí)的增益。
因此，本發(fā)明取小的傳播時(shí)間差，從而確保觸發(fā)時(shí)間規(guī)定值范圍。
參看舉例說明本發(fā)明一些最佳實(shí)施例的附圖，從下面的說明可以清楚理解本發(fā)明的上述和其它目的、特點(diǎn)和優(yōu)點(diǎn)。
圖1是配備有輸入收信機(jī)電路的SDR(單數(shù)據(jù)率)-SDRAM(同步動態(tài)隨機(jī)存取存儲器)主要部分的結(jié)構(gòu)方框圖。
圖2是一般輸入收信機(jī)電路結(jié)構(gòu)的示意電路圖。
圖3是圖2所示的輸入收信機(jī)電路中傳播時(shí)間隨基準(zhǔn)電壓VREF變化的曲線圖。
圖4是說明準(zhǔn)備時(shí)間、保持時(shí)間和觸發(fā)脈沖時(shí)間的時(shí)序圖。
圖5A和5B是說明SDR-SDRAM工作過程的時(shí)序圖。
圖6是配備有輸入收信機(jī)電路的DDR(雙數(shù)據(jù)率)-SDRAM主要部分的結(jié)構(gòu)方框圖。
圖7是說明DDR-SDRAM工作過程的時(shí)序圖。
圖8A和8B是說明DDR-SDRAM工作過程的時(shí)序圖。
圖9是說明本發(fā)明第一實(shí)施例輸入收信機(jī)電路的結(jié)構(gòu)的電路圖。
圖10A和10B是說明圖9所示輸入收信機(jī)電路工作過程的電路圖。
圖11是圖9所示的輸入收信機(jī)電路中當(dāng)晶體管體積比取2∶1時(shí)傳播時(shí)間隨基準(zhǔn)電壓VREF變化的示意曲線。
圖12是圖9所示輸入收信機(jī)電路中當(dāng)晶體管體積比取3∶1時(shí)傳播時(shí)間隨基準(zhǔn)電壓VREF變化的示意曲線。
圖13是圖9所示輸入收信機(jī)電路中當(dāng)晶體管體積比取1∶1時(shí)傳播時(shí)間隨基準(zhǔn)電壓VREF變化的示意曲線。
圖14是本發(fā)明第二實(shí)施例的輸入收信機(jī)電路結(jié)構(gòu)的示意電路圖。
圖15是本發(fā)明第三實(shí)施例的輸入收信機(jī)電路結(jié)構(gòu)的示意電路圖。
圖9所示本發(fā)明第一實(shí)施例的輸入收信機(jī)電路與圖2所示一般輸入收信機(jī)電路的區(qū)別在于，增設(shè)了N溝道MOS晶體管17和18和P溝道MOS晶體管19和20。圖9中，與圖2中相同的那些編號表示與圖2中所示的相同的功能元件。
N溝道MOS晶體管17的柵極接節(jié)點(diǎn)33，晶體管17的源極和漏極分別接N溝道MOS晶體管13的源極和漏極。同樣，N溝道MOS晶體管18的柵極接節(jié)點(diǎn)33，晶體管18的源極和漏極分別接N溝道MOS晶體管14的源極和漏極。P溝道MOS晶體管19的柵極供有基準(zhǔn)電壓VREF，晶體管19的源極和漏極分別接P溝道MOS晶體管15的源極和漏極。同樣，P溝道MOS晶體管20的柵極供有輸入信號VIN，晶體管20的源極和漏極分別接P溝道MOS晶體管16的源極和漏極。
現(xiàn)在參看圖9,10A和10B說明輸入收信機(jī)電路的工作過程。圖10A和10B中的諸箭頭表示箭頭所在的各有關(guān)部分中電位的上升或下降。具體地說，向上的箭頭表示電位上升，向下的箭頭表示電位下降。
輸入信號VIN增加時(shí)，N溝道MOS晶體管14的導(dǎo)通電阻RON變小，P溝道MOS晶體管20的導(dǎo)通電阻變大，如圖10A中所示，從而使P溝道MOS晶體管20的漏極電壓下降得更快。具體地說，即使基準(zhǔn)電壓低，輸入信號VIN的電平低，用P溝道MOS晶體管20也可保證增益。
另一方面，基準(zhǔn)電壓VRFF變低時(shí)，N溝道MOS晶體管13的導(dǎo)通電阻變大，P溝道MOS晶體管19的導(dǎo)通電阻變小，如圖10B中所示，從而使節(jié)點(diǎn)33處的電壓變高。這樣，N溝道MOS半導(dǎo)體17的導(dǎo)通電阻變小，P溝道MOS半導(dǎo)體15的導(dǎo)通電阻變大。具體地說，N溝道MOS晶體管17和P溝道MOS晶體管15的導(dǎo)通電阻特性，其傾向與N溝道MOS晶體管13和P溝道MOS晶體管19的傾向分別相反。因此，節(jié)點(diǎn)33處的電位結(jié)果由這些導(dǎo)通電阻的組合電阻確定。N溝道MOS晶體管18的導(dǎo)通電阻變小，P溝道MOS晶體管16的導(dǎo)通電阻變大，從而使P溝道MOS晶體管16的漏極電壓下降。但由于放大基準(zhǔn)電壓VREF變化的影響比起一般輸入收信機(jī)電路更受到抑制，本實(shí)施例的輸入收信機(jī)電路的特性曲線比寬范圍基準(zhǔn)電壓VREF的扁平，且工作過程穩(wěn)定。
在本發(fā)明的輸入收信機(jī)電路中，由于輸入信號還經(jīng)過P溝道MOS晶體管20補(bǔ)充放大，因而在基準(zhǔn)電壓VREF最小時(shí)可以保證增益，且可以抑制基準(zhǔn)電壓VREF的放大作用。
圖11示出了圖9所示的輸入收信機(jī)電路中傳播時(shí)間隨基準(zhǔn)電壓VREF變化的結(jié)果，這是用模擬得出的。圖11所示的曲線中，實(shí)線表示上升時(shí)的傳播時(shí)間，虛線表示下降時(shí)的傳播時(shí)間。在此模擬過程中，N溝道MOS晶體管13與N溝道MOS晶體管17的體積比須為2∶1。
如圖11中所示，基準(zhǔn)電壓VRFF為1.15伏時(shí)，下降時(shí)的傳播時(shí)間為1.08納秒，上升時(shí)的傳播時(shí)間為0.96納秒。這時(shí)，傳播時(shí)間差為1.08-0.96=0.12納秒，比一般輸入收信機(jī)電路中的傳播時(shí)間差0.39納秒小。
N溝道MOS晶體管13與N溝道MOS晶體管17的晶體管體積比限制在2∶1。圖12和13示出了晶體管體積比取其它值時(shí)傳播時(shí)間的變化相對于基準(zhǔn)電壓VREF的變化情況。圖12示出了N溝道MOS晶體管1 3與N溝道MOS晶體管17的晶體管體積比為3∶1時(shí)傳播時(shí)間的變化，圖13示出了晶體管體積比為1∶1時(shí)傳播時(shí)間的變化情況。
晶體管體積比為3∶1時(shí)，傳播時(shí)間在基準(zhǔn)電壓VREF為1.25±0.1伏時(shí)變短，傳播時(shí)間的變化相對于基準(zhǔn)電壓VREF的變化變大，如圖12中所示。此外，當(dāng)晶體管體積比為1∶1時(shí)，傳播時(shí)間變長。然而，傳播時(shí)間的變化相對于基準(zhǔn)電壓VREF的變化變小，傳播時(shí)間差變小，特性曲線扁平。
因此，考慮傳播時(shí)間本聲和傳播時(shí)間相對于基準(zhǔn)信號VREF變化的差值，確定晶體管體積比，從而可以達(dá)到本發(fā)明輸入收信機(jī)電路所要求的特性。
圖14示出了本發(fā)明第二實(shí)施例輸入收信機(jī)電路的結(jié)構(gòu)。圖14所示的輸入收信機(jī)電路的結(jié)構(gòu)是去掉了圖9所示輸入收信機(jī)電路中的N溝道MOS晶體管19和20。由于圖14所示的輸入收信機(jī)電路中沒有配備圖9所示輸入收信機(jī)電路中的N溝道MOS晶體管19和20，因而雖然在基準(zhǔn)電壓VREF低的情況下不能取得增益，但還是抑制了基準(zhǔn)電壓VREF本身的放大作用，因此，比起一般的輸入收信機(jī)電路來，可以進(jìn)一步減小傳播時(shí)間差。雖然減小傳播時(shí)間差的作用比起圖9中所示的輸入收信機(jī)信號來是細(xì)微的，但可以簡化圖9中所示本實(shí)施例輸入收信機(jī)電路的電路結(jié)構(gòu)。
圖15示出了本發(fā)明第三實(shí)施例的輸入收信機(jī)電路。圖15所示收信機(jī)輸入電路的結(jié)構(gòu)是N溝道MOS晶體管11A共享，來代替原來的N溝道MOS晶體管11和12，供切除圖9中所示輸入收信機(jī)電路中的功率。因此，N溝道MOS晶體管13,14,17和18的源極都共同接N溝道MOS晶體管11A的漏極。圖15所示的輸入收信機(jī)電路比起圖9所示的輸入收信機(jī)電路來，能將N溝道MOS晶體管的數(shù)目N減少1個，且簡化電路的結(jié)構(gòu)。雖然圖中沒有示出，但在第二實(shí)施例的輸入收信機(jī)電路中(見圖14)也可以除去節(jié)電的N溝道MOS晶體管11和12，可以共享另一N溝道MOS晶體管代替MOS晶體管11和12。
至此，已說明了本發(fā)明的一些最佳實(shí)施例。在上述諸實(shí)施例中，基準(zhǔn)電壓VREF可以從外面加到輸入收信機(jī)電路，可以在裝有輸入收信機(jī)電路的集成電路內(nèi)產(chǎn)生。
在上述諸實(shí)施例的輸入收信機(jī)電路中，基準(zhǔn)電壓VREF的輸入端與輸入信號VIN輸入端的差別不是絕對的，且這些輸入端的應(yīng)用并不局限于上述實(shí)例。舉例說，將時(shí)鐘信號輸入輸入信號VIN的輸入端，將相位相反的時(shí)鐘信號輸入基準(zhǔn)電壓VRFF的輸入端，從而各輸入端可用作一對差動時(shí)鐘輸入端。反相時(shí)鐘信號的相位與時(shí)鐘信號及其互補(bǔ)信號相反。
此外，本發(fā)明輸入收信機(jī)電路的電路結(jié)構(gòu)并不局限于上述實(shí)例。舉例說，在輸入收信機(jī)電路的同一位置用P溝道MOS晶體管代替N溝道MOS晶體管或用N溝道MOS晶體管代替P溝道MOS晶體管時(shí)，電源電壓對地電位的極性反了，可得出可按上述輸入收信機(jī)電路類似的方式使用的輸入收信機(jī)電路。此外，本發(fā)明輸入收信機(jī)電路的用途并不局限于接收和轉(zhuǎn)換半導(dǎo)體存儲裝置中的輸入信號。
雖然上面已詳細(xì)說明本發(fā)明的一些最佳實(shí)施例，但不言而喻，在不脫離本發(fā)明在所附權(quán)利要求書中所述的精神實(shí)質(zhì)和范圍的前提下是可以對上述實(shí)施例進(jìn)行種種更改、替換和修改的。
權(quán)利要求
1．一種輸入收信機(jī)電路，其特征在于，它包括第一N溝道MOS晶體管，其柵極供有起動信號，其源極接地電位；第二N溝道MOS晶體管，其柵極供有所述起動信號，其源極接地電位；第三N溝道MOS晶體管，其柵極供有第一信號，其源極接所述第一N溝道MOS晶體管的漏極；第四N溝道MOS晶體管，其柵極供有第二信號，其源極接所述第二N溝道MOS晶體管的漏極；一個節(jié)點(diǎn)；第五N溝道MOS晶體管，其源極接所述第三N溝道MOS晶體管的源極，其漏極接所述第三N溝道MOS晶體管的漏極，其柵極接所述節(jié)點(diǎn)；第六N溝道MOS晶體管，其源極接所述第四N溝道MOS晶體管的源極，其漏極接所述第四N溝道MOS晶體管的漏極，其柵極接所述節(jié)點(diǎn)；第一P溝道MOS晶體管，其源極供有電源電壓，其漏極接所述第三N溝道MOS晶體管的漏極，其柵極接所述節(jié)點(diǎn)；和第二P溝道MOS晶體管，其源極供有電源電壓，其漏極接所述第四N溝道MOS晶體管的漏極，其柵極接所述節(jié)點(diǎn)，第二P溝道MOS晶體管輸出漏極電壓作為輸出信號。
2．如權(quán)利要求1所述的輸入收信機(jī)電路，其特征在于，所述起動信號在所述輸入收信機(jī)電路應(yīng)起動時(shí)變?yōu)楦唠娖诫娢?，在所述輸入收信機(jī)電路應(yīng)停止工作時(shí)變?yōu)榈仉娢弧?br> 3．如權(quán)利要求1所述的輸入收信機(jī)電路，其特征在于，所述第一信號為基準(zhǔn)電壓信號，所述第二信號為輸入信號，且所述輸出信號隨所述輸入信號的電平變化。
4．如權(quán)利要求1所述的輸入收信機(jī)電路，其特征在于，所述第一和第二信號成互補(bǔ)關(guān)系。
5．如權(quán)利要求1所述的輸入收信機(jī)電路，其特征在于，它還包括第三P溝道MOS晶體管，其柵極加有所述第一信號，其源極接所述第一P溝道MOS晶體管的源極，其漏極接所述第一P溝道MOS晶體管的漏極；和第四P溝道MOS晶體管，其柵極加有所述第二信號，其源極接所述第二P溝道MOS晶體管的源極，其漏極接所述第二P溝道MOS晶體管的漏極。
6．如權(quán)利要求1所述的輸入收信機(jī)電路，其特征在于，所述第三N溝道MOS晶體管與所述第四N溝道MOS晶體管的晶體管體積比約為2∶1。
7．一種輸入收信機(jī)電路，其特征在于，它包括第一N溝道MOS晶體管，其柵極供有起動信號，其源極接地電位；第二N溝道MOS晶體管，其柵極供有第一信號，其源極接所述第一N溝道MOS晶體管的漏極；第三N溝道MOS晶體管，其柵極供有第二信號，其源極接所述第一N溝道MOS晶體管的漏極；一個節(jié)點(diǎn)；第四N溝道MOS晶體管，其源極接所述第三N溝道MOS晶體管的源極，其漏極接所述第二N溝道MOS晶體管；其柵極接所述節(jié)點(diǎn)；第五N溝道MOS晶體管，其源極接所述第三N溝道MOS晶體管的源極，其漏極接所述第三N溝道MOS晶體管的漏極，其柵極接所述節(jié)點(diǎn)；第一P溝道MOS晶體管，其源極供有電源電壓，其漏極接所述第二N溝道MOS晶體管的漏極，其柵極接所述節(jié)點(diǎn)；和第二P溝道MOS晶體管，其源板供有電源電壓，其漏極接所述第三N溝道MOS晶體管的漏極，其柵極接所述節(jié)點(diǎn)，所述P溝道MOS晶體管輸出漏極電壓作為輸出信號。
8．如權(quán)利要求7所述的輸入收信機(jī)電路，其特征在于，所述起動信號在所述輸入收信機(jī)電路應(yīng)起動時(shí)變?yōu)楦唠娖诫娢?，在所述輸入收信機(jī)電路應(yīng)停止工作時(shí)變?yōu)榈仉娢弧?br> 9．如權(quán)利要求7所述的輸入收信機(jī)電路，其特征在于，所述第一信號為基準(zhǔn)電壓信號，所述第二信號為輸入信號，所述輸出信號隨所述輸入信號的電平變化。
10．如權(quán)利要求7所述的輸入收信機(jī)電路，其特征在于，所述第一和第二信號成互補(bǔ)關(guān)系。
11．如權(quán)利要求7所述的輸入收信機(jī)電路，其特征在于，它還包括第三P溝道MOS晶體管，其柵極加有所述第一信號，其源極接所述第一P溝道MOS晶體管的源極，其漏極接所述第一P溝道MOS晶體管的漏極；和第四P溝道MOS晶體管，其柵極加有所述第二信號，其源極接所述第二P溝道MOS晶體管的源極，其漏極接所述第二P溝道MOS晶體管的漏極。
12．如權(quán)利要求7所述的輸入收信機(jī)電路，其特征在于，所述第二N溝道MOS晶體管與所述第四N溝道MOS晶體管的體積比約為2∶1。
13．一種輸入收信機(jī)電路，其特征在于，它包括一種導(dǎo)電類型的第一MOS晶體管，其柵極供有起動信號，其源極接地電位；該種導(dǎo)電類型的第二MOS晶體管，其柵極供有所述起動信號，其源極接地電位；該種導(dǎo)電類型的第三MOS晶體管，其柵極供有第一信號，其源極接所述第一MOS晶體管的漏極；該種導(dǎo)電類型的第四MOS晶體管，其柵極供有第二信號，其源極接所述第二MOS晶體管的漏極；一個節(jié)點(diǎn)；該種導(dǎo)電類型的第五MOS晶體管，其源極接所述第三MOS晶體管的源極，其漏極接所述第三MOS晶體管的漏極，其柵極接所述節(jié)點(diǎn)；該種導(dǎo)電類型的第六MOS晶體管，其源極接所述第四MOS晶體管的源極，其漏極接所述第四MOS晶體管的漏極，其柵極接所述節(jié)點(diǎn)；另一種導(dǎo)電類型的第七M(jìn)OS晶體管，其源極加有電源電壓，其漏極接所述第三MOS晶體管的漏極，其柵極接所述節(jié)點(diǎn)；和該另一種導(dǎo)電類型的第八MOS晶體管，其源極供有電源電壓，其漏極接所述第四MOS晶體管的漏極，其柵極接所述節(jié)點(diǎn)，第八MOS晶體管輸出漏極電壓作為輸出信號。
14．一種輸入收信機(jī)電路，其特征在于，它包括該種導(dǎo)電類型的第一MOS晶體管，其柵極供有起動信號，其源極接地電位；該種導(dǎo)電類型的第二MOS晶體管，其柵極供有第一信號，其源極接所述第一MOS晶體管的漏極；該種導(dǎo)電類型的第三MOS晶體管，其柵極供有第二信號，其源極接所述第一MOS晶體管的漏極；一個節(jié)點(diǎn)；該種導(dǎo)電類型的第四MOS晶體管，其源極接所述第三MOS晶體管的源極，其漏極接所述第二MOS晶體管，其柵極接所述節(jié)點(diǎn)；該種導(dǎo)電類型的第五MOS晶體管，其源極接所述第三MOS晶體管的源極，其漏極接所述第三MOS晶體管的漏極，其柵極接所述節(jié)點(diǎn)；另一種導(dǎo)電類型的第六MOS晶體管，其源極供有電源電壓，其漏極接所述第二MOS晶體管的漏極，其柵極接所述節(jié)點(diǎn)；和該另一種導(dǎo)電類型的第七M(jìn)OS晶體管，其源極供有電源電壓，其漏極接所述第三MOS晶體管的漏極，其柵極接所述節(jié)點(diǎn)，所述第七M(jìn)OS晶體管輸出漏極電壓作為輸出信號。
全文摘要
一種能減小輸入信號上升和下降時(shí)傳播時(shí)間的差值的輸入收信機(jī)電路。這種電路有一個節(jié)點(diǎn)、六個N溝道MOS晶體管和兩個P溝道MOS晶體管。第一和第二N溝道MOS晶體管接收起動信號，其源極都接地。第三和第四N溝道MOS晶體管分別接收第一和第二信號，其源極分別接第一和第二N溝道MOS晶體管的漏極。第五和第六N溝道MOS晶體管的柵極分別接所述節(jié)點(diǎn)，且分別與第三和第四N溝道MOS晶體管并聯(lián)配置。第一和第二P溝道MOS晶體管的源極供有電源電壓。
文檔編號H03K19/0175GK1238530SQ9910404
公開日1999年12月15日 申請日期1999年3月18日 優(yōu)先權(quán)日1998年3月18日
發(fā)明者高井康浩 申請人:日本電氣株式會社