專利名稱：數(shù)據(jù)鎖存電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及數(shù)據(jù)鎖存電路，更具體地說，涉及半導(dǎo)體器件中能夠精確地鎖存?zhèn)鬏數(shù)臄?shù)據(jù)信號(hào)的數(shù)據(jù)鎖存電路。
隨著關(guān)于半導(dǎo)體器件中更精細(xì)的圖案和高集成化方面的改進(jìn)以及關(guān)于半導(dǎo)體器件中的更大容量方面的改進(jìn)，某些半導(dǎo)體產(chǎn)品將具有大的芯片面積。為了在半導(dǎo)體器件中實(shí)現(xiàn)更大的芯片面積和更高的運(yùn)行速度，特別要求半導(dǎo)體元件改進(jìn)信號(hào)傳輸功能而又不在半導(dǎo)體器件的更大的芯片面積中任何位置之間產(chǎn)生誤差信號(hào)。
例如，在半導(dǎo)體存儲(chǔ)器件，通常在其中使用鎖存電路作為功能元件，用來進(jìn)行精確的數(shù)據(jù)接納或者鎖存。例如，在半導(dǎo)體存儲(chǔ)器件中，在數(shù)字線的輸出端口和輸入端口的位置設(shè)置鎖存電路，用來鎖存從存儲(chǔ)單元讀出的數(shù)據(jù)。鎖存電路通常在規(guī)定的時(shí)間周期中精確地按照原樣保持鎖存在其中的數(shù)據(jù)。


圖1顯示半導(dǎo)體存儲(chǔ)器件中傳統(tǒng)的鎖存電路的示意的配置，所述鎖存電路用來鎖存從一對(duì)數(shù)據(jù)傳輸線、例如一對(duì)互補(bǔ)的數(shù)字線或者來自讀出放大器的輸出線輸送來的數(shù)據(jù)。在本文中，把數(shù)據(jù)傳輸線、數(shù)字線和具有類似功能的其它數(shù)據(jù)線統(tǒng)稱為數(shù)字線。所述鎖存電路包括由包含P溝道金屬氧化物半導(dǎo)體場效應(yīng)管(PMOSFET)11和N溝道金屬氧化物半導(dǎo)體場效應(yīng)管(NMOSFET)12的一對(duì)金屬氧化物半導(dǎo)體場效應(yīng)管(MOSFET)實(shí)現(xiàn)的傳輸門部分；以及由一對(duì)倒相器16和17實(shí)現(xiàn)的觸發(fā)器部分，其中，倒相器16和17的每一個(gè)輸出端連接到倒相器16和17中的另一個(gè)的輸入端?？梢园阉鲇|發(fā)器部分稱為鎖存部分，因?yàn)?，?shí)際上鎖存部分起接納數(shù)據(jù)的作用，而傳輸門部分將鎖存部分輸入端的門打開或者關(guān)閉。
傳輸門部分11和12設(shè)置在一對(duì)數(shù)字線13和14與觸發(fā)器部分16和17之間。數(shù)字線13和14接收一對(duì)具有相反相位的互補(bǔ)信號(hào)。觸發(fā)器部分起鎖存和保持?jǐn)?shù)據(jù)以及把所鎖存的數(shù)據(jù)輸送到隨后的圖中未示出的另一個(gè)門的作用。傳輸門部分的MOSFET11和12受控于鎖存定時(shí)控制信號(hào)15，后者用于控制鎖存電路的鎖存時(shí)間。
圖2舉例說明圖1的鎖存電路中的鎖存時(shí)間，圖中與數(shù)字線13和14上的電位變化有關(guān)地示出單個(gè)數(shù)據(jù)傳輸周期的時(shí)間間隔T1至T3，而與傳輸門部分的進(jìn)程有關(guān)地示出時(shí)間間隔T4至T6。在時(shí)間間隔T1和T3期間，數(shù)字線13和14在其電位方面被均衡，而在時(shí)間間隔T2期間，構(gòu)成互補(bǔ)信號(hào)的數(shù)據(jù)信號(hào)被從前一級(jí)輸送到所述數(shù)字線。在時(shí)間間隔T4期間，傳輸門部分被關(guān)閉，在時(shí)間間隔T5期間傳輸門部分被打開，而在時(shí)間間隔T6期間傳輸門部分再次被關(guān)閉。時(shí)間間隔T4至T6受控于鎖存定時(shí)控制信號(hào)15，后者是由控制傳輸門部分11和12的CPU提供的。
圖1的鎖存電路具有在均衡的時(shí)間間隔T1期間的鎖定狀態(tài)，其中，傳輸門部分是關(guān)閉的；在開始于時(shí)間間隔T2的起點(diǎn)之前的時(shí)間間隔T5期間的通過狀態(tài)，其中，傳輸門部分是打開的，用于由鎖存部分鎖存數(shù)據(jù)；以及在時(shí)間間隔T5的處于時(shí)間間隔T2內(nèi)的終點(diǎn)之前的另一個(gè)鎖定狀態(tài)，其中，傳輸門部分再次被關(guān)閉。
重要的是確定通過打開傳輸門部分11和12而進(jìn)行數(shù)據(jù)鎖存的時(shí)間。如果在圖2中所示的數(shù)據(jù)波形22和23的幅度小的時(shí)間內(nèi)鎖存數(shù)據(jù)，則鎖存部分不能正確地確定數(shù)據(jù)，導(dǎo)致誤差信號(hào)的傳輸。具體地說，在高速半導(dǎo)體器件的情況下，由于時(shí)間間隔T2的時(shí)間長度短，所以，通常難于確定數(shù)據(jù)鎖存的最佳時(shí)間。
尤其在具有大的芯片面積的半導(dǎo)體器件的情況下，確定所述最佳時(shí)間的困難進(jìn)一步增加了。參考示范地顯示具有大的芯片尺寸的半導(dǎo)體存儲(chǔ)器件的圖3，存儲(chǔ)器件包括包含特定單元區(qū)31a和31b的存儲(chǔ)單元區(qū)31的陣列；包括分別對(duì)應(yīng)于單元區(qū)31a和31b的數(shù)據(jù)傳輸線32a和32b的多根數(shù)據(jù)傳輸線；以及鎖存電路33，用以鎖存通過所述數(shù)據(jù)傳輸線從單元區(qū)31讀出的數(shù)據(jù)。鎖存電路33接收來自控制部分35的鎖存定時(shí)控制信號(hào)34。
在上述情況下，由于數(shù)據(jù)傳輸線32a和32b的長度方面的差別，產(chǎn)生數(shù)據(jù)從單元區(qū)31a和31b傳輸?shù)芥i存電路33的時(shí)刻之間的差別。例如，如果控制部分35在特定單元區(qū)31a的最佳時(shí)間確定了關(guān)于鎖存電路33的傳輸門部分的時(shí)序，那么，就在單元區(qū)31b的最佳時(shí)間之前進(jìn)行由單元區(qū)31b提供的數(shù)據(jù)的鎖存，從而，由于傳輸線的長度方面的差別而增加了誤差信號(hào)傳輸?shù)目赡苄浴?br> 總之，半導(dǎo)體器件中數(shù)據(jù)信號(hào)和控制信號(hào)的傳輸線方面的差別和較高速率的傳輸一起導(dǎo)致半導(dǎo)體器件中的誤差信號(hào)傳輸。
鑒于以上原因，本發(fā)明的目的是提供一種數(shù)據(jù)鎖存電路，它能夠避免出現(xiàn)誤差信號(hào)同時(shí)保持高速信號(hào)傳輸而不管存在傳輸線的長度方面的差別。
本發(fā)明提供一種數(shù)據(jù)鎖存電路，它包括用于檢測由所傳輸?shù)臄?shù)據(jù)信號(hào)在信號(hào)傳輸線上引起的電位變化而產(chǎn)生檢測信號(hào)的電位檢測部分；鎖存定時(shí)信號(hào)發(fā)生器，用來響應(yīng)所述檢測信號(hào)而產(chǎn)生鎖存定時(shí)信號(hào)；以及鎖存部分，用來響應(yīng)所述鎖存定時(shí)信號(hào)而鎖存來自所述信號(hào)傳輸線的所述傳輸?shù)臄?shù)據(jù)信號(hào)。
根據(jù)本發(fā)明的數(shù)據(jù)鎖存電路能夠?qū)崿F(xiàn)可靠的信號(hào)傳輸，其中，即使在具有大的芯片面積的半導(dǎo)體器件中，也能夠在不產(chǎn)生誤差信號(hào)并且沒有顯著的信號(hào)傳輸延遲的情況下進(jìn)行數(shù)據(jù)鎖存。
從以下參考附圖所進(jìn)行的描述將更加明白本發(fā)明的上述和其它目的、特征和優(yōu)點(diǎn)。
圖1是傳統(tǒng)的數(shù)據(jù)鎖存電路的方框圖；圖2是圖1的鎖存電路的信號(hào)定時(shí)圖；圖3是具有大芯片面積的典型的半導(dǎo)體存儲(chǔ)器件的示意的頂視平面圖；圖4是根據(jù)本發(fā)明實(shí)施例的數(shù)據(jù)鎖存電路的方框圖5是圖4的數(shù)據(jù)鎖存電路的信號(hào)定時(shí)圖；圖6是用于圖4的數(shù)據(jù)鎖存電路的差分電路的另一個(gè)例子的電路圖。
下面參考附圖更具體地描述本發(fā)明，其中，在所有附圖中，用相同的標(biāo)號(hào)表示相同的構(gòu)成元件。
參考圖4，根據(jù)本發(fā)明的實(shí)施例的數(shù)據(jù)鎖存電路包括差分放大器18，用來檢測傳輸一對(duì)互補(bǔ)信號(hào)的一對(duì)數(shù)字線13和14之間的電位差；“異或非”門(Ex-NOR)19，用于將差分放大器18的輸出信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)；鎖存定時(shí)信號(hào)發(fā)生器20，用來根據(jù)“異或非”門19的輸出信號(hào)而產(chǎn)生鎖存定時(shí)信號(hào)；倒相器21，用來在鎖存定時(shí)信號(hào)發(fā)生器20的輸出信號(hào)倒相之后傳輸該信號(hào)；一對(duì)傳輸門晶體管11和12，用來響應(yīng)來自倒相器21的輸出信號(hào)而傳輸出現(xiàn)在數(shù)字線13和14上的數(shù)據(jù)；以及包括一對(duì)倒相器16和17的觸發(fā)器部分，用來鎖存由傳輸門晶體管11和12傳輸?shù)臄?shù)據(jù)。
以發(fā)射極耦合邏輯電路(ECL)的形式實(shí)現(xiàn)差分放大器18，所述發(fā)射極耦合邏輯電路包括一對(duì)雙極晶體管18a和18b，用來接收從一對(duì)數(shù)字線13和14接收其基極輸入信號(hào)；一對(duì)輸出晶體管18c和18d，它們各自連接在高壓電源線與所述雙極晶體管18a和18b中相應(yīng)的一個(gè)之間；以及恒流源18e，它連接在雙極晶體管18a和18b的公共發(fā)射極和低壓電源線或者地線之間。用其柵極保持在恒定電壓VB的nMOSFET來實(shí)現(xiàn)圖4中舉例說明的恒流源18e。當(dāng)所述一對(duì)數(shù)字線13和14之間的電位差低于差分放大器18的閾電壓時(shí)，“異或非”門19接收來自差分放大器18的輸出信號(hào)而輸送高電平(H-電平)信號(hào)，并且，當(dāng)所述一對(duì)數(shù)字線13和14之間的電位差超過差分放大器18的閾電壓時(shí)，“異或非”門19輸送L-電平信號(hào)。
鎖存定時(shí)信號(hào)發(fā)生器20包括其一對(duì)輸入端連接到一對(duì)信號(hào)線的“或非”門20b，所述一對(duì)信號(hào)線包括用于直接接收來自“異或非”門19的輸出信號(hào)的一根信號(hào)線；以及用于接收來自“異或非”門19的、被沿著所述信號(hào)線中的另一根設(shè)置的作為延遲門的多個(gè)倒相器20a延遲的輸出信號(hào)的另一根信號(hào)線。鎖存定時(shí)信號(hào)發(fā)生器20輸送單穩(wěn)脈沖信號(hào)，后者在“異或非”門19的輸出信號(hào)從H-電平改變到L-電平之后立即上升到H-電平并且在一段短的時(shí)間間隔內(nèi)保持其H-電平，從而激活傳輸門晶體管11和12，以便進(jìn)行信號(hào)傳輸。
參考圖5，在包括時(shí)間間隔T1至T3(或者時(shí)間間隔T4至T6)的信號(hào)傳輸周期期間，數(shù)字線13和14分別發(fā)送數(shù)據(jù)信號(hào)22和23。為均衡數(shù)字線13和14提供時(shí)間間隔T1，其中，數(shù)字線13和14由圖4中未示出的耦合晶體管連接、從而呈現(xiàn)相同的電位。在時(shí)間間隔T1期間，“異或非”門19的輸出信號(hào)處在H-電平。時(shí)間間隔T2是為用于在數(shù)字線13和14上發(fā)送數(shù)據(jù)信號(hào)22和23的數(shù)據(jù)傳輸而設(shè)的，其中，數(shù)字線13和14之間的電位差從零開始上升。從時(shí)間間隔T2的起點(diǎn)開始經(jīng)過某時(shí)間間隔之后，差分放大器18檢測基于其閾電壓的所述電位差的上升，從而把“異或非”門19的輸出信號(hào)降低到L-電乎。在短于時(shí)間間隔T2的整個(gè)T5時(shí)間間隔內(nèi)，鎖存定時(shí)信號(hào)發(fā)生器20響應(yīng)“異或非”門19的L-電平而輸送單穩(wěn)脈沖信號(hào)，以此激活傳輸門晶體管11和12。在時(shí)間間隔T2結(jié)束之前，傳輸門晶體管11和12再次被激活。接著，在時(shí)間間隔T6期間，數(shù)據(jù)鎖存電路把鎖存的數(shù)據(jù)保持在觸發(fā)器部分中，直至數(shù)字線13和14發(fā)送隨后的數(shù)據(jù)信號(hào)。
如上所述，在根據(jù)本發(fā)明的數(shù)據(jù)鎖存電路中，鎖存定時(shí)信號(hào)的產(chǎn)生不是基于通常的信號(hào)傳輸定時(shí)信號(hào)，而是基于由所述差分放大器檢測到的數(shù)字線上的數(shù)字信號(hào)電平的實(shí)際上升。這樣，即使在具有大的芯片尺寸的半導(dǎo)體器件中，信號(hào)傳輸路徑的長度之間的差別也不會(huì)產(chǎn)生誤差信號(hào)，從而可以在該半導(dǎo)體器件中進(jìn)行可靠的信號(hào)傳輸。
這樣確定鎖存定時(shí)信號(hào)發(fā)生器20中延遲門20a產(chǎn)生的延遲時(shí)間，使得單穩(wěn)脈沖的脈沖持續(xù)時(shí)間T5小于對(duì)應(yīng)于在所述數(shù)字線上發(fā)送的互補(bǔ)信號(hào)的脈沖持續(xù)時(shí)間的時(shí)間間隔T2，并且，足以操作傳輸門晶體管11和12以及觸發(fā)器部分。
在由本實(shí)施例的數(shù)據(jù)鎖存電路進(jìn)行的信號(hào)傳輸中，由于沒有在數(shù)字線和傳輸門晶體管之間的數(shù)字鎖存電路中設(shè)置附加的邏輯級(jí)，所以不產(chǎn)生顯著的時(shí)間延遲。
在上述實(shí)施例中，利用一對(duì)雙極性晶體管來實(shí)現(xiàn)差分放大器。但是，可以用諸如圖6中所示的CMOSFET來實(shí)現(xiàn)所述差分放大器。圖6的差分放大器中的所有電路元件中，包括一對(duì)差分晶體管24a和24b、輸出電阻24c和24d以及恒流源24e，都是用MOSFET來實(shí)現(xiàn)的。上述實(shí)施例的差分放大器中的雙極性晶體管實(shí)現(xiàn)了高速操作，而圖6的差分放大器中的MOSFET實(shí)現(xiàn)了低功率消耗。
可以用單根信號(hào)傳輸線來代替上述實(shí)施例中的一對(duì)數(shù)字線。在這種情況下，所述差分放大器可以具有用于從所述單根信號(hào)傳輸線接收數(shù)據(jù)信號(hào)的第一輸入端和連接到基準(zhǔn)電壓線的第二輸入端。
由于上述實(shí)施例僅僅是作為例子來描述的，所以，本發(fā)明不限于上述實(shí)施例，因此，本專業(yè)的技術(shù)人員可以由此容易地進(jìn)行各種修改和變換而不脫離本發(fā)明的范圍。
權(quán)利要求
1．一種數(shù)據(jù)鎖存電路，它包括用于檢測由傳輸?shù)臄?shù)據(jù)信號(hào)在信號(hào)傳輸線上引起的電位變化而產(chǎn)生檢測信號(hào)的電位檢測部分；鎖存定時(shí)信號(hào)發(fā)生器，用來響應(yīng)所述檢測信號(hào)而產(chǎn)生鎖存定時(shí)信號(hào)；以及鎖存部分，用來響應(yīng)所述鎖存定時(shí)信號(hào)而鎖存來自所述信號(hào)傳輸線的所述傳輸?shù)臄?shù)據(jù)信號(hào)。
2．權(quán)利要求1的數(shù)據(jù)鎖存電路，其特征在于所述數(shù)據(jù)信號(hào)是由一對(duì)互補(bǔ)信號(hào)來實(shí)現(xiàn)的，以及所述電位檢測部分是由用于檢測所述互補(bǔ)信號(hào)之間的電位差的差分放大器來實(shí)現(xiàn)的。
3．權(quán)利要求2的數(shù)據(jù)鎖存電路，其特征在于所述差分放大器包括多個(gè)雙極性晶體管。
4．權(quán)利要求2的數(shù)據(jù)鎖存電路，其特征在于所述差分放大器包括多個(gè)金屬氧化物半導(dǎo)體場效應(yīng)晶體管。
5．權(quán)利要求1的數(shù)據(jù)鎖存電路，其特征在于所述數(shù)據(jù)信號(hào)是由單根信號(hào)傳輸線傳輸?shù)?；以及所述電位檢測部分是由其第一輸入端連接到所述單根信號(hào)傳輸線并且其第二輸入端連接到基準(zhǔn)電壓線的差分放大器來實(shí)現(xiàn)的。
6．權(quán)利要求1的數(shù)據(jù)鎖存電路，其特征在于所述鎖存部分包括用于響應(yīng)所述鎖存定時(shí)信號(hào)而傳輸所述數(shù)據(jù)信號(hào)的傳輸門以及用于鎖存由所述傳輸門傳輸?shù)乃鰯?shù)據(jù)信號(hào)的觸發(fā)器。
全文摘要
一種數(shù)據(jù)鎖存電路包括:差分放大器,用來檢測傳輸一對(duì)互補(bǔ)信號(hào)的一對(duì)傳輸線之間的電位差;鎖存定時(shí)信號(hào)發(fā)生器,用來根據(jù)差分放大器的檢測結(jié)果產(chǎn)生鎖存定時(shí)信號(hào);以及鎖存部分,用來響應(yīng)鎖存定時(shí)信號(hào)而鎖存輸送到這里的互補(bǔ)信號(hào)。即使在具有大的芯片尺寸的半導(dǎo)體器件中也能夠?qū)崿F(xiàn)可靠和高速的信號(hào)傳輸。
文檔編號(hào)H03K3/037GK1236953SQ9910452
公開日1999年12月1日 申請(qǐng)日期1999年3月29日 優(yōu)先權(quán)日1998年3月27日
發(fā)明者廣田卓哉 申請(qǐng)人:日本電氣株式會(huì)社