專利名稱：：多值邏輯電路體系結(jié)構(gòu):補充對稱邏輯電路結(jié)構(gòu)(sus－log)的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及電子電路，用于產(chǎn)生、存儲和傳送信息，更具體地說，涉及能這樣做的電子電路，它通過以任何選擇的數(shù)字系統(tǒng)，特別是三進制(基于數(shù)字三)來表示這樣的信息，以提供多值邏輯。計算機特別是個人計算機現(xiàn)今相當(dāng)普通。這樣的計算機的發(fā)展歷史和結(jié)構(gòu)有許多文件證明，并且可以通過教科書、論文和其他書寫源容易得到。這里給出簡短介紹，作為這里所述本發(fā)明的背景。由于晶體管和基于芯片的微電路的到來，信息日益地用電子形式表示。信息的電子表示非常強大，因為信息不再束于用于傳送信息的特定單個物件(雖然它可能束于特定介質(zhì))。例如，圖書存儲信息以印刷文字物理地附于頁面上。書中文字不能容易地從一本書轉(zhuǎn)印或復(fù)制到另一本書。相反，計算機和其他電子數(shù)據(jù)機器(這里一般地稱為“計算機”)用電壓存儲它們的信息，這樣的信息能非?？焖俸腿菀椎貜?fù)制和/或傳送到其他計算機。而且，計算機能由也是電子存儲的指令對它們的存儲數(shù)據(jù)/信息操作。這些指令的序列是“計算機程序”，它們創(chuàng)建為執(zhí)行一定的指令集。這樣的序列可以容易地對相同或不同的數(shù)據(jù)/信息集重復(fù)。在最近十五年內(nèi)，計算機程序的靈活性和能力增加到這樣程度，其中現(xiàn)用程序超過幾百萬字節(jié)(幾兆字節(jié))長，并且其中在環(huán)境中(例如在虛擬現(xiàn)實中)移動物體的圖形表示日益得到應(yīng)用。今天的計算機的重大優(yōu)點之一是它們操作的速度?，F(xiàn)用微型計算機能以200兆赫(MHz)或更高的速度操作，并且它們能每秒執(zhí)行數(shù)百萬條指令。隨著時間的推移，越來越高的操作速度變得更容易得到，并且價格越來越低。由于更強大和更靈活軟件的尺寸增加對硬件有更高的性能要求，所以現(xiàn)代計算機要求這樣的速度。最終，計算機的速度由單個電路的響應(yīng)時間和電路密度極限確定，在該電路密度極限下無附加電路能適合單位空間。電路響應(yīng)時間越快，并且電路密度越大，計算機就越好和越快。然而，現(xiàn)今電路所能增加的電路響應(yīng)和密度有極限。這些限制阻止了增加計算機的實用性和速度的種種努力。為了使用和操縱對信息進行存儲、傳送和操作的電壓，計算機使用預(yù)定方式的邏輯電路。當(dāng)前，大多數(shù)邏輯電路基于二進制數(shù)字系統(tǒng)，以便傳送和操縱信息。這樣做的理由可能是歷史原因，因為早期晶體管化邏輯電路是基于數(shù)據(jù)存儲的“接通-斷開”類型。也就是說，“接通”狀態(tài)或有電壓表示一個值(“1”)，而“斷開”或沒有電壓表示另一個值(“0”)。先前邏輯電路結(jié)構(gòu)包括ECL、TTL、DTL、RTL、NMOS、PMOS和COS-MOS或CMOS，這些邏輯電路結(jié)構(gòu)對合成二進制邏輯的電路的制造尋址。在提交二進制電路時，計算機工業(yè)利用了晶體管的基本操作狀態(tài)。晶體管或通過晶體管傳送電壓和電流，或防止這樣的傳送，以兩種基本狀態(tài)操作。然而，通過提交二進制邏輯，計算機工業(yè)對計算機速度和實用性強加不必要的限制。二進制邏輯限制了計算機速度，因為它是最小密集和最精致方式，其中信息能數(shù)字地表示。不象普通使用的十進制數(shù)字系統(tǒng)，它能以任何十進制位表示十個數(shù)中的任何一個，二進制數(shù)字系統(tǒng)僅能以二進制位表示兩個數(shù)中的任何一個。例如，數(shù)一百在十進制數(shù)字系統(tǒng)中僅要求三個數(shù)字，即“100”。然而，在二進制數(shù)字系統(tǒng)中，數(shù)一百表示為“1100100”(26+25+22=64+32+4)。在二進制中，數(shù)字“100”表示數(shù)四。在十進制中取三個數(shù)字位則在二進制中取七位，數(shù)字位增加超過100％。雖然基于數(shù)十的數(shù)字系統(tǒng)便于現(xiàn)代使用，但是其他數(shù)字系統(tǒng)在過去得到使用。數(shù)六十構(gòu)成用于古代閃族人和巴比倫的數(shù)字系統(tǒng)的基礎(chǔ)。數(shù)二十構(gòu)成瑪雅人數(shù)字系統(tǒng)的基礎(chǔ)?？赡軜?gòu)成為人所用的數(shù)字系統(tǒng)的方便基礎(chǔ)不一定構(gòu)成為計算機所用的方便基礎(chǔ)。機械和結(jié)構(gòu)約束規(guī)定什么數(shù)字系統(tǒng)最方便。不幸的是，應(yīng)用基于二進制的邏輯電路，現(xiàn)代計算機不能適應(yīng)結(jié)合和使用什么數(shù)字系統(tǒng)可能最為有利。因此，二進制邏輯要求更多的物理空間，并且必須以小于最優(yōu)的速度操作。提供例如以基于數(shù)三、四或五等的最優(yōu)數(shù)字系統(tǒng)操作的計算機邏輯電路，將是非常有利的，以便邏輯操作能更為快速和有效地進行。這樣的最優(yōu)數(shù)字系統(tǒng)可能取決于計算機(或有關(guān)電路)所置于的使用。以前，有很少電路能夠直接合成基于二之外的數(shù)字系統(tǒng)的信息表示邏輯系統(tǒng)。可能有的電路主要是三進制(基于數(shù)三(3))，并且被動地加負載，禁止了它們用于計算機的最終實用性。而且，這些電路中的大多數(shù)僅僅是晶體管，它們使用兩個或多個二進制輸入，以僅產(chǎn)生n值輸出中的一個數(shù)字，反之亦然(n是任何選擇數(shù))。這樣的晶體管沒有使用在大于二的數(shù)字系統(tǒng)中表示信息所固有的能力。此外，這樣的晶體管不能以對稱和有效方式使用，以便構(gòu)成一種計算機，這種計算機實現(xiàn)一種基于數(shù)字的邏輯系統(tǒng)，這種邏輯系統(tǒng)不是基于數(shù)二的邏輯系統(tǒng)。雖然轉(zhuǎn)換電路是功能性的，但是它在成本和尺寸兩方面受到極端限制。而且，對禁止二進制和/或n值狀態(tài)的探測和消除進一步增加了這樣的成本和尺寸。最近，Intel公司宣布了閃存器的可用性，使存儲介質(zhì)使用兩個以上狀態(tài)，表明在市場上多值邏輯電路的商業(yè)生存能力。本SUS-LOG的發(fā)明人先前曾取得一種三穩(wěn)多諧振蕩器的專利權(quán)，這種三穩(wěn)多諧振蕩器用于產(chǎn)生三個信號電平，這三個信號電平用于三進制數(shù)據(jù)系統(tǒng)。這個專利是1991年2月5日發(fā)布給Olson的U.S.PatentNo.4,990,796，這里通過本參考引入。該三穩(wěn)多諧振蕩器僅使用增強型絕緣柵場效應(yīng)晶體管(IGFET)和電阻元件，以完成其信號目標。無耗盡型IGFET使用。這樣的耗盡型IGFET在開放市場下明顯地一般難以得到，并且一般對大多數(shù)電路設(shè)計來說不存在。以下文件反映了本技術(shù)U.S.PatentInventorIssueDateTitleNo.5,572,629Choi05Nov96HighPerformanceFuzzyLogicProcessingMethod5,563,530Frazieretal.08Oct96Multi-FunctionResonantTunnelingLogicGateandMethodofPerformingBinaryandMulti-valuedLogic5,559,734Saito24Sep96MultipleVoltageMemory5,548,549Ong20Aug96MethodandDeviceforImprovedProgrammingThresholdVoltageDistributioninElectricallyProgrammableReadOnlyMemoryArray5,519,393Brandestini21May96AbsoluteDigitalPositionEncoderWithMultipleSensorsPerTrack5,512,764Seabaughetal.30Apr96Coupled-Quanrum-WellField-EffectResonantTunnelingTransistorforMulti-ValueLogic/MemoryApplication5,469,163Taddiken21Nov95MultipleResonantTunnelingCircuitsforPositiveDigitRange-4Base-2toBianryConversion5,463,341Karasawa31Oct95ElectronicMultiple-ValuedRegister5,398,327Yoshida14Mar95CentralProcessingUnitIncludingTwo-Valued/N-ValuedConversionUnit5,128,894Lin07Jul92Multi-ValueMemoryCellUsingResonantTunnelingDiodes4,737,663Varadarajan12Apr88CurrentSourceArrangementforThree-LevelEmitter-CoupledLogicandFour-LevelCurrentModeLogic4,716,471Yokomizo29Dec87DataDecodingApparatus4,704,544Horwitz03Nov87ComplementaryCurrentMirrorLogic4,109,101Mitani22Aug78CorrelativeConverterBetweena2n-aryCodeSequenceanda2n+1-phaseCarrierPulseSequence4,107,549Moufah15Aug78TernaryLogicCircuitsWithCMOSIntegratedCircuits3,663,837Epsteinetal.16May72Tri-StableStateCircuitryforDigitalComputers還有會議資料theTwenty-SixthInternationalSymposiumonMultiple-ValuedLogic,May29-31,1996,SantiagodeCompostela,Spain本發(fā)明提出一種電路設(shè)計，它能以任何數(shù)字系統(tǒng)表示信息。另外，借助于本發(fā)明，在這樣的數(shù)字系統(tǒng)中能對兩個或多個輸入執(zhí)行邏輯功能(包括布爾邏輯功能)。公開一種自支持和相容電路體系結(jié)構(gòu)，利用這種電路結(jié)構(gòu)，可以通過當(dāng)前可得到的技術(shù)實現(xiàn)多值邏輯。無其他電路設(shè)計被認為達到了這樣的實用深度。命名為SUS-LOG(代表SU.pplementarySymmetricalLQgicCircuit結(jié)構(gòu))，這種電路設(shè)計使用當(dāng)前可得到的電路元件，以對任何位的數(shù)字(n)構(gòu)成基于任何數(shù)(基r)的邏輯電路。因此，能形成基于任何數(shù)字系統(tǒng)的邏輯電路，并且這些邏輯電路可以取任何輸入數(shù)。這樣的多值邏輯電路能形成數(shù)字計算機的基礎(chǔ)，這種數(shù)字計算機對特定應(yīng)用能以最有利數(shù)字系統(tǒng)操作。對于一般信息處理目的的優(yōu)選數(shù)字系統(tǒng)當(dāng)前被看作是三進制(基于數(shù)三)，因為它看來在通過使用較高數(shù)字系統(tǒng)帶來速度增加，與在較高數(shù)字系統(tǒng)的邏輯電路中使用較多晶體管相關(guān)的負載之間取得平衡。雖然三進制或基3邏輯系統(tǒng)被認為是數(shù)字計算機的最優(yōu)邏輯系統(tǒng)，但是這樣的最優(yōu)被看作還包括一種理想計算機，這種理想計算機應(yīng)用具有基于超越數(shù)e(2.7182818…)，即自然對數(shù)的根的邏輯系統(tǒng)。由于當(dāng)前計算機必須以離散數(shù)字操作，所以三進制邏輯系統(tǒng)以離散形式接近這個最優(yōu)基。與二進制電路不同，其中僅使用兩個不同的電壓，本發(fā)明能使用任何數(shù)的電壓。使P溝道和N溝道耗盡型晶體管，以及P溝道和N溝道增強型晶體管結(jié)合，以控制信號通過本發(fā)明的電路的流動/傳播。特別選擇晶體管的柵閾值(VGSon,VGSoff和/或VGS(TH)，以便具有這樣?xùn)砰撝惦妷旱木w管僅響應(yīng)適當(dāng)?shù)妮斎腚妷航油ê蛿嚅_。由于不同的晶體管將具有不同的柵閾值，而且由于某些閾值電壓可能使有些晶體管接通，同時使其他晶體管斷開，所以能在制造期間以先前在二進制或其他進制難以得到的方式，特別地操縱電路之內(nèi)的信號控制。二進制邏輯使用僅有一個或兩個閾值電壓的晶體管，閾值電壓僅用作接通晶體管。在SUS-LOG中，晶體管特性經(jīng)常要求附加電路，以保證適當(dāng)合成，特別是特定邏輯功能的適當(dāng)信號響應(yīng)和合成。這樣的附加電路可以包括附加“級”，以防止在某些情況下晶體管的反向偏置。大體上，F(xiàn)ET的源電極和漏電極由置于它們之上的電壓的大小確定。對于N溝道FET，更負的電極限定為源極。對于P溝道FET，源電極更正。由于幾個FET使它們的“漏極”與一個輸出端連接，所以當(dāng)一個分支的輸出電壓用作改變另一個分支中的FET的“源極”時，會出現(xiàn)“反向偏置”。電路的附加級防止“反向偏置”中斷整個電路響應(yīng)，并且保持適當(dāng)?shù)妮敵鲋?。如果實現(xiàn)晶體管或類似電路元件，它們不對這樣的反向偏置響應(yīng)，則這樣的附加電路不必要，并且?guī)砀唵蔚脑O(shè)計，這里公開這種設(shè)計。在其最精致形式中，可能對輸入信號的各個組合，設(shè)置SUS-LOG電路中的一個電路分支。然而，能使提供相同輸出信號的分支組合，以減少要求的離散電路元件數(shù)。以下更詳細地敘述本發(fā)明的SUS-LOG結(jié)構(gòu)，表示選擇晶體管和它們的閾值電壓的方式。圖1是具有-V的VGSon/VGS(TH)的P溝道增強型晶體管的示意表示。圖2是具有+V的VGSon/VGS(TH)的N溝道增強型晶體管的示意表示。圖3是具有+V的VGSoff/VGS(TH)的P溝道耗盡型晶體管的示意表示。圖4是具有-V的VGSoff/VGS(TH)的N溝道耗盡型晶體管的示意表示。圖5是具有近零閾值的FET的示意表示。圖6是設(shè)計成防止由于靜電放電(ESD)而引起元件損壞的電路的示意表示。圖7a表示與圖7b和圖7f關(guān)聯(lián)使用的圖例。圖7b表示N溝道耗盡型FET的電導(dǎo)，其具有相對Vs的VGS(TH)。圖7c表示P溝道耗盡型FET的電導(dǎo)，其具有相對Vs的VGS(TH)。圖7d表示N溝道增強型FET的電導(dǎo)，其具有相對Vs的VGS(TH)。圖7e表示P溝道增強型FET的電導(dǎo)，其具有相對Vs的VGS(TH)。圖7f是圖7b和圖7f的復(fù)合圖。圖8是三進制CGOR電路的示意表示。圖9是三進制CGAND電路的示意表示。圖10是三進制CEQ電路的示意表示。圖11至圖30表示結(jié)合本發(fā)明的電路的卡諾圖。圖11至圖16表示具有指示器，以標示導(dǎo)致反向偏置的非逆向序列的卡諾圖。圖31是二進制CMOS反相器的示意表示，它具有幻象表示的關(guān)聯(lián)寄生電容。圖32是三進制SUS-LOG基-1補碼器的示意表示，它具有幻象表示的關(guān)聯(lián)寄生電容。圖33是具有試驗點TP的二進制電路試驗對的示意表示；圖34是具有試驗點TP的三進制電路試驗對的示意表示；圖35分別表示圖13和圖14的二進制反相器與三進制基-1補碼器之間的定時比較的曲線圖。圖36表示基大于二的一位功能的基本圖符。圖37表示功能F2103的圖符。圖38是具有F0013的位置描述符的一位三進制功能的示意表示。圖39是圖38所示F0013OPF的傳輸特性的曲線圖。圖40是圖38所示F0013OPF的輸入-輸出波形的曲線圖。圖41是具有F0023位置描述符的一位三進制功能的示意表示。圖42是圖41所示F0023OPF的傳輸特性的曲線圖。圖43是圖41所示F0023OPF的輸入-輸出波形的曲線圖。圖44是具有F0103的位置描述符的一位三進制功能的示意表示。圖45是圖44所示F0103OPF的傳輸特性的曲線圖。圖46是圖44所示F0103OPF的輸入-輸出波形的曲線圖。圖47是具有F0113的位置描述符的一位三進制功能的示意表示。圖48是圖47所示F0113OPF的傳輸特性的曲線圖。圖49是圖47所示F0113OPF的輸入-輸出波形的曲線圖。圖50是具有F0123的位置描述符，另外稱為三進制緩沖器的一位三進制功能的示意表示。圖51是圖50所示F0123OPF的傳輸特性的曲線圖。圖52是圖50所示F0123OPF的輸入-輸出波形的曲線圖。圖53是具有F0203的位置描述符的一位三進制功能的示意表示。圖54是圖53所示F0203OPF的傳輸特性的曲線圖。圖55是圖53所示F0203OPF的輸入-輸出波形的曲線圖。圖56是具有F0213的位置描述符的一位三進制功能的示意表示。圖57是圖56所示F0213OPF的傳輸特性的曲線圖。圖58是圖56所示F0213OPF的輸入-輸出波形的曲線圖。圖59是具有F0223的位置描述符的一位三進制功能的示意表示。圖60是圖59所示F0223OPF的傳輸特性的曲線圖。圖61是圖59所示F0223OPF的輸入-輸出波形的曲線圖。圖62是具有F1003位置描述符的一位三進制功能的示意表示。圖63是圖62所示F1003OPF的傳輸特性的曲線圖。圖64是圖62所示F1003OPF的輸入-輸出波形的曲線圖。圖65是具有F1013的位置描述符的一位三進制功能的示意表示。圖66是圖65所示F1013OPF的傳輸特性的曲線圖。圖67是圖65所示F1013OPF的輸入-輸出波形的曲線圖。圖68是具有F1023的位置描述符的一位三進制功能的示意表示。圖69是圖68所示F1023OPF的傳輸特性的曲線圖。圖70是圖68所示F1023OPF的輸入-輸出波形的曲線圖。圖71是具有F1103的位置描述符的一位三進制功能的示意表示。圖72是圖71所示F1103OPF的傳輸特性的曲線圖。圖73是圖71所示F1103OPF的輸入-輸出波形的曲線圖。圖74是具有F1123的位置描述符的一位三進制功能的示意表示。圖75是圖74所示F1123OPF的傳輸特性的曲線圖。圖76是圖74所示F1123OPF的輸入-輸出波形的曲線圖。圖77是具有F1203的位置描述符，另外稱為下一狀態(tài)發(fā)生器的一位三進制功能的示意表示。圖78是圖77所示F1203OPF的傳輸特性的曲線圖。圖79是圖77所示F1203OPF的輸入-輸出波形的曲線圖。圖80是具有F1213的位置描述符的一位三進制功能的示意表示。圖81是圖80所示F1213OPF的傳輸特性的曲線圖。圖82是圖80所示F1213OPF的輸入-輸出波形的曲線圖。圖83是具有F1223的位置描述符的一位三進制功能的示意表示。圖84是圖83所示F1223OPF的傳輸特性的曲線圖。圖85是圖83所示F1223OPF的輸入-輸出波形的曲線圖。圖86是具有F2003的位置描述符的一位三進制功能的示意表示。圖87是圖86所示F2003OPF的傳輸特性的曲線圖。圖88是圖86所示F2003OPF的輸入-輸出波形的曲線圖。圖89是具有F2013的位置描述符，另外稱為三進制前一狀態(tài)發(fā)生器的一位三進制功能的示意表示。圖90是圖89所示F2013OPF的傳輸特性的曲線圖。圖91是圖89所示F2013OPF的輸入-輸出波形的曲線圖。圖92是具有F2023的位置描述符的一位三進制功能的示意表示。圖93是圖92所示F2023OPF的傳輸特性的曲線圖。圖94是圖92所示F2023OPF的輸入-輸出波形的曲線圖。圖95是具有F2103的位置描述符，另外稱為三進制(基-1)補碼器的一位三進制功能的示意表示。圖96是圖95所示F2103OPF的傳輸特性的曲線圖。圖97是圖95所示F2103OPF的輸入-輸出波形的曲線圖。圖98是具有F2113的位置描述符的一位三進制功能的示意表示。圖99是圖98所示F2113OPF的傳輸特性的曲線圖。圖100是圖98所示F2113OPF的輸入-輸出波形的曲線圖。圖101是具有F2123的位置描述符的一位三進制功能的示意表示。圖102是圖101所示F2123OPF的傳輸特性的曲線圖。圖103是圖101所示F2123OPF的輸入-輸出波形的曲線圖。圖104是具有F2203的位置描述符的一位三進制功能的示意表示。圖105是圖104所示F2203OPF的傳輸特性的曲線圖。圖106是圖104所示F2203OPF的輸入-輸出波形的曲線圖。圖107是具有F2213的位置描述符的一位三進制功能的示意表示。圖108是圖107所示F2213OPF的傳輸特性的曲線圖。圖109是圖107所示F2213OPF的輸入-輸出波形的曲線圖。圖110是五進制(基5)基-1補碼器F432105的示意表示。圖111是十進制基-1補碼器F987654321010的示意表示。圖112表示用于多位功能(MPF)的基本符號。圖113表示GAND門的符號，在為功能的基保留的位置處設(shè)置“r”。圖114表示GOR3門的符號。圖115是CGOR3電路的示意表示。圖116是圖115的CGOR3電路的符號。圖117是圖115的CGOR3電路的卡諾圖。圖118是CGAND3電路的示意表示。圖119是圖118的CGAND3電路的符號。圖120是圖118的CGOR3電路的卡諾圖。圖121是CGOR5電路的示意表示。圖122是圖121的CGOR5電路的符號。圖123是圖121的CGOR5電路的卡諾圖。圖124是CGAND5電路的示意表示。圖125是圖124的CGAND5電路的符號。圖126是圖124的CGAND5電路的卡諾圖。圖127是二進制NAND門的示意表示。圖128是二進制AND門的示意表示。圖129是GOR3電路的示意表示。圖130是圖129的GOR3電路的符號。圖131是圖129的GOR3電路的卡諾圖。圖132是GAND3電路的示意表示。圖133是圖132的GAND3電路的符號。圖134是圖132的GAND3電路的卡諾圖。圖135至圖161表示遭受反向偏置的SUS-LOG電路的附加級的開發(fā)。圖135至圖144表示編號4,069的SUS-LOG電路的示意圖和卡諾圖。這些示意圖中的實線表示對于適當(dāng)電路/信號操作的“真”通路。虛線表示由于反向偏置引起的異常通路。圖145至圖152表示遭受反向偏置的SUS-MOS中FET的替換電路。圖153至圖161是圖133至圖144的SUS-MOSSIGMA電路的示意圖和卡諾圖，其中遭受異常通路的FET由圖145至圖152的適當(dāng)電路替換。圖162是EQ3電路的示意表示。圖163是圖162的EQ3電路的符號。圖164是圖162的EQ3電路的卡諾圖。圖165表示λnn電路的編號方法的基本符號和說明。圖166是λ01電路的示意表示。圖167是圖166的λ01電路的符號。圖168是圖166的λ01電路的卡諾圖。圖169是三進制功能15,309電路的示意表示。圖170是圖169三進制功能15,309電路的符號。圖171是圖169三進制功能15,309電路的卡諾圖。圖172是三進制功能19,542電路的示意表示。圖173是圖172三進制功能19,542電路的符號。圖174是圖172三進制功能19,542電路的卡諾圖。圖175是三進制功能141電路的示意表示。圖176是圖175三進制功能141電路的符號。圖177是圖175三進制功能141電路的卡諾圖。圖178是三進制功能19,677電路的示意表示。圖179是圖178三進制功能19,677電路的符號。圖180是圖178三進制功能19,677電路的卡諾圖。圖181是8取1選擇器的三位二進制的示意表示。圖182是兩位三進制地址解碼器或9取1選擇器的示意表示。圖183是二進制異門的示意表示。圖184是圖183所示電路的卡諾圖。圖185是XGOR3電路的示意表示，它和一種與圖183所示的二進制異門類似的組合體系結(jié)構(gòu)組裝一起。圖186是圖185所示XGOR3電路的符號。圖187是圖185所示XGOR3電路的卡諾圖。圖188是三進制r+1狀態(tài)緩沖器的示意表示。圖189是四狀態(tài)三進制基-1補碼器的示意表示。圖190是具有零輸出啟動電平的三進制r+1狀態(tài)緩沖器的符號。圖191是使用三進制MPF#15,309和#19,677的四狀態(tài)緩沖器的示意表示。圖192是四狀態(tài)基-1補碼器的示意表示。圖193是五進制六狀態(tài)基-1補碼器的示意表示。圖194是表示組合使用CGOR和CGAND的輸入擴展的三進制EQ的示意表示。圖195是基轉(zhuǎn)換只讀存儲器(RCROM)的方塊圖。圖196是四比特二進制地址解碼器的示意表示。圖197是用于圖194的地址解碼器的行微分驅(qū)動器/電平改變器的示意表示。圖198是用于圖194的地址解碼器的列驅(qū)動器/電平改變器的示意表示。圖199、圖200、圖201和圖202是形成二進制-三進制存儲器陣列所要求的FET的示意表示。緊接各FET的柵極是其要求的閾值電壓。圖203是用于存儲器陣列中的FET的符號的示意表示。圖204是由具有4×4×3組織的48個FET組成的存儲器陣列的示意表示。圖205是三三重三進制地址解碼器的示意表示。圖206是用于圖203的地址解碼器的行微分驅(qū)動器/電平改變器的示意表示。圖207是用于圖203的地址解碼器的列驅(qū)動器/電平改變器的示意表示。圖208和圖209是形成三進制-二進制存儲器陣列所要求的FET的示意表示。圖210是用于存儲器陣列中的FET的符號。圖211是具有9×3×5組織的135個FET組成的存儲器陣列的示意表示。圖212是一個2對4門的示意表示。圖213是圖210所示2對4門的符號。圖214是圖210所示2對4門的卡諾圖。圖215是4對2門的示意表示。圖216是圖213所示4對2門的符號。圖217是圖213所示4對2門的卡諾圖。圖218是用交叉耦合的r值一位功能實現(xiàn)的簡單鎖存器的示意表示。圖219是具有雙向數(shù)據(jù)輸入/輸出端的全同組鎖存器的示意表示。圖220是具有多輸出的簡單鎖存器的示意表示。圖221是圖218的補碼或轉(zhuǎn)換鎖存器的基本符號。圖222是具有圖220的多輸出的簡單鎖存器的符號。圖223是圖219的全同組鎖存器的符號。圖224是用于表示具有專用選通電路的簡單鎖存器的符號。圖225是可以和三進制鎖存器一起使用的選通電路的示意表示。圖226是使用簡單鎖存器的主從鎖存器的示意表示。圖227是圖226的主從鎖存器的符號。圖228是具有多輸出的主從鎖存器的示意表示，它對Strobe0輸入的邏輯1到邏輯0邊沿操作。圖229是圖228的主從鎖存器的符號。圖230是可復(fù)位簡單鎖存器的示意表示。圖231是具有異步清除能力的主從鎖存器的示意表示。圖232是圖231的主從鎖存器的符號。圖233是圖230的簡單鎖存器的符號。圖234是使用三進制OPF的數(shù)字線性化電路的示意表示。圖235是圖234的數(shù)字線性化電路的變換器或傳感元件的輸出曲線。圖236是用于圖234的三進制OPF的示意圖，它具有和傳感器的放大輸出曲線匹配的改變閾值電壓。圖237是圖234的數(shù)字線性化電路的簡單示意圖，它擴展到三進制的幾個位，加上一個OPF，以用作一個緩沖器，以保證不發(fā)生亞穩(wěn)性，并且產(chǎn)生非補碼值。圖238是連同其卡諾圖的五進制GOR5電路示意圖，它通過SUS-LOG的SUS-MOS實施例實現(xiàn)。圖239a、圖239b是圖238的GOR5電路示意圖，具有防止反偏置的附加級。圖240是圖121的補碼CGOR5電路的示意圖和卡諾圖，以提供如圖238和圖239a、圖239b那些那樣的GOR5電路。圖241是連同其卡諾圖的五進制GAND5電路示意圖，它通過SUS-LOC的SUS-MOS實施例實現(xiàn)。圖242a、圖242b是圖241的GAND5電路示意圖，具有防止反偏置的附加級。圖243是圖124的補碼CGAND5電路的示意圖和卡諾圖，以提供如圖241和圖242a、圖242b那些那樣的GAND5電路。圖244是圖121的CGOR5電路示意圖，具有關(guān)于絕對閾值電壓的方括號，該絕對閾值電壓是從源電壓加相對柵閾值電壓計算得到。在圖244中還表示了CGOR5符號和卡諾圖。圖245是五進制CEQ5電路的卡諾圖分組的完全集(以粗周圍線表示)。圖246a、圖246b是和圖245的卡諾圖分組對應(yīng)的復(fù)合電路分支示意圖。圖247是CEQ5電路的選擇卡諾圖分組方案。圖248a、圖248b是和圖247的卡諾圖分組對應(yīng)的復(fù)合電路分支示意圖。圖249是CEQ5電路的第二選擇卡諾圖分組。圖250是補碼三進制∑或CSIGMA3電路的示意圖、卡諾圖和符號。圖251是三進制∑或SIGMA3電路的一個選擇實施例的示意圖、卡諾圖和符號。圖252是CMORAGA電路的四進制實施例的示意圖和卡諾圖，它以德國多特蒙德大學(xué)的Dr.ClaudioMoraga命名。這里敘述一種多值邏輯電路結(jié)構(gòu)及獲得這種結(jié)構(gòu)的方法。這里公開的補充對稱邏輯電路結(jié)構(gòu)(SUS-LOC)主要打算用于設(shè)計和制造基(r)大于2的全有源邏輯電路。SUS-LOC結(jié)構(gòu)能用于實現(xiàn)n位的任何r值邏輯功能，以及順序和時鐘順序邏輯所要求的元件，其中基r是大于1的整數(shù)，而n是大于0的整數(shù)。由U.S.PatentandTrademarkOfficeDocumentDisclosureProgram作出的現(xiàn)有技術(shù)公開，這里通過對其參考明確地引入。1998年5月29日提交的U.S.PatentApplicationSerialNumber09/086,869，這里通過對其參考引入，對所述專利申請或任何與其有關(guān)的申請的機密性不作放棄。這里提出的符號和術(shù)語隨多值邏輯和SUS-LOC結(jié)構(gòu)的進一步發(fā)展而可能經(jīng)受改變。過去50年開發(fā)的先前邏輯結(jié)構(gòu)幾乎專門地貢獻于二進制邏輯的合成，它們包括晶體管-晶體管邏輯(TTL)；P溝道和N溝道金屬氧化物半導(dǎo)體(PMOS&NMOS)；和補碼對稱金屬氧化物半導(dǎo)體(最初為COS-MOS，當(dāng)前為CMOS)。以前為什么沒有開發(fā)除二進制以外的能夠支持邏輯功能合成的邏輯結(jié)構(gòu)，其大部分原因至多也不過是投機性的，但是可能包括預(yù)先被二進制邏輯占有；設(shè)想實現(xiàn)較高基將會太復(fù)雜或昂貴；以及二進制先前取得成功。有兩個不是投機性的原因。第一是以前不可得到產(chǎn)生和探測中間邏輯電平的成本有效方法。第二，在能實現(xiàn)一個能夠合成邏輯功能的電路(特別是全有源電路)之前，用于設(shè)計和制造電路的結(jié)構(gòu)的規(guī)則和限定必須滿足三個要求。這三個要求是1)必須有r個電源可用，各電源僅表示r個不同邏輯電平中的一個；2)從一個電源到每一輸出邏輯電平的電路的輸出端，必須有一個可控通路或分支；以及3)從一個電源到每一輸入邏輯電平、鄰近輸入邏輯電平組或唯一組合的輸入邏輯電平的輸出端，僅有一個可控通路或分支傳導(dǎo)。通過“補充”，SUS-LOC結(jié)構(gòu)的設(shè)計規(guī)則和限定滿足所有這三個要求。這樣允許僅使用二進制開關(guān)(例如晶體管)，設(shè)計和經(jīng)濟地制造能夠合成n位的任何r值邏輯功能電路的全有源電路?；赟US-LOC電路的特征輸出特性由所用開關(guān)的規(guī)范確定?；赟US-LOC電路的制造能用大約1970年的技術(shù)、材料和設(shè)備完成。然而，電路技術(shù)的最近發(fā)展能和本發(fā)明一起有利地得到應(yīng)用。而且，本發(fā)明中三進制邏輯的優(yōu)勢不是SUS-LOC結(jié)構(gòu)的限制，而是對一般用途計算機優(yōu)化的結(jié)果，而且遵循以較簡單元件對尖端和復(fù)雜系統(tǒng)提供穩(wěn)定性的一般原則。在“一位功能”(下文)的最簡單情況下，“補充”是用于實現(xiàn)穩(wěn)定中間邏輯/電壓電平的技術(shù)。例如，對于三進制補碼器F210，一個開關(guān)用于兩個終端邏輯電平的各個。兩個開關(guān)連接為串聯(lián)傳導(dǎo)，并且共享一個共控制信號，各中間邏輯電平的終端“補充”每一輸入項的終端、超過二的每一輸出邏輯電平。中間邏輯電平的兩個開關(guān)限定了上和下輸入信號，這兩個信號產(chǎn)生中間邏輯電平的輸出響應(yīng)。增加邏輯合成電路的基所獲得的幾個優(yōu)點包括但不限于減小靜態(tài)和動態(tài)功率要求，增加數(shù)據(jù)密度，以及增加計算能力。為本公開的SUS-LOC結(jié)構(gòu)選擇的開關(guān)是絕緣柵場效應(yīng)晶體管(IGFET,FET)，這是由于它們的低成本、高可靠性和易于制造的原因而引起。然而，任何類似特性的開關(guān)可以是適當(dāng)?shù)奶鎿Q，例如但不限于絕緣柵雙極晶體管或模擬光器件。制造和選擇各FET的溝道類型、型號和閾值電壓(VGS(TH))，以便當(dāng)一個分支接通時，所有其他分支斷開。也就是，當(dāng)所有其他分支中的至少一個開關(guān)斷開的時候，一個分支中的所有開關(guān)都接通。對于一位功能(OPF)，當(dāng)任一終端分支接通時，另一終端分支和各中間分支的至少一個FET斷開。另外，當(dāng)一個中間分支接通時，兩個終端分支和所有其他中間分支中的至少一個FET斷開。因此，對于任何唯一輸入，僅傳送一個唯一輸出。這種情況對于任何輸入數(shù)都為真?；倦娐吩蘒GFET在本發(fā)明中，SUS-LOC電路用絕緣柵場效應(yīng)晶體管(IGFET,FET)構(gòu)成。IGFET在本領(lǐng)域內(nèi)已知，它具有源極S、柵極G和漏極D。非常一般地，根據(jù)施加在IGFET上的柵輸入控制電壓，IGFET不僅允許而且防止源電壓到漏極的傳送。源電壓到漏極的傳送或不傳送取決于源電壓與柵極或輸入電壓之間的相對電壓。取決于具體IGFET及其選擇的操作特性，柵輸入控制電壓可能高于或低于源電壓。具有這些操作特性，IGFET高度適用于SUS-LOC。可選擇地，其他裝置可能作為IGFET的替換，利用這些裝置，控制電壓(或輸入)既能允許又能防止不僅比控制電壓低而且比控制電壓高的源電壓的傳送。應(yīng)用光學(xué)技術(shù)的進展，IGFET的光學(xué)模擬可能變得可用，并且起IGFET的替換作用。光學(xué)模擬或量子器件，例如“超通”晶體管，能解決SUS-LOC中IGFET所遭受的反向偏置問題?！俺ā本w管由X.Deng,T.Hanyu和M.Kameyama在他們的文章“QuantumDeviceModelBasedSuperPassGateforMultiple-ValuedDigital”中公開，該文章在“25thInternationalSymposiumonMultiple-ValuedLogic(ISMVL),1995”提交。圖1和圖2分別表示P溝道和N溝道類型的增強型FET。圖3和圖4分別表示P溝道和N溝道類型的耗盡型FET。圖5表示近零閾值FET。對于不是近零閾值FET的各FET，緊接各FET的柵極是一個“+V”或“-V”，用于指示相對FET的源電壓的閾值電壓VGS(TH)的極性和大小。在本專利中，VGS(TH)還稱為VGSon和VGSoff，以分別指示增強型和耗盡型FET的開關(guān)作用。對于增強型晶體管(圖1和圖2)，當(dāng)柵輸入電壓相對源電壓橫過柵閾值電壓(VGSoff)時，晶體管接通。對于耗盡型晶體管(圖3和圖4)，當(dāng)柵輸入電壓相對源電壓橫過柵閾值電壓(VGSoff)時，晶體管斷開。圖7a至圖7f用圖形式表示這些響應(yīng)特性。理解IGFET操作的一種方法是考慮柵輸入電壓最初和源電壓處在相同電平的情況。柵閾值電壓相對源電壓將為±V，并且根據(jù)FET是怎樣制成的而為恒定。一般地，當(dāng)輸入柵電壓等于源電壓時，增強型IGFET斷開，而耗盡型IGFET接通。柵輸入電壓增加或減小，以接近絕對柵閾值電壓(源電壓加VGS(TH)，或源電壓減VGS(TH))。在橫過絕對柵閾值電壓時，IGFET將根據(jù)其預(yù)選特性操作。對于增強型IGFET,IGFET接通，并且把源電壓傳導(dǎo)到漏極。對于耗盡型IGFET,IGFET斷開，并且不把源電壓傳導(dǎo)到漏極。圖1表示具有-V的柵閾值電壓VGSon的P溝道增強型晶體管。項VGSon指示相對柵閾值電壓，在該電壓下P溝道增強型晶體管接通。相對電壓是柵輸入電壓和源電壓。如果柵輸入電壓與源電壓相差至少有-V的柵閾值電壓VGSon，P溝道增強型晶體管接通，并且源電壓將傳導(dǎo)到漏極。如果柵電壓與源電壓相差小于-V，P溝道增強型晶體管斷開，并且在源極與漏極之間無傳導(dǎo)發(fā)生。本發(fā)明使用P溝道增強型晶體管，以當(dāng)柵輸入電壓比源電壓小柵閾值電壓時，把源電壓傳導(dǎo)到漏極。柵極與源電壓之間的相對柵閾值電壓(VGSon)通過在制造期間改變晶體管的摻雜電平和其他特性(例如氧化物厚度)來控制。P溝道增強型IGFET的這些操作特性相應(yīng)地和用于本發(fā)明的其他IGFET類似。圖2表示N溝道增強型晶體管，它具有+V的相對柵閾值電壓VGSon。如果柵輸入電壓與源電壓相差至少+V,N溝道增強型晶體管接通，并且源電壓將傳導(dǎo)到漏極。否則，晶體管斷開。本發(fā)明使用N溝道增強型晶體管，以當(dāng)柵輸入電壓比源電壓高相對柵閾值電壓時，把源電壓傳到漏極。圖3表示P溝道耗盡型晶體管，它具有+V的相對柵閾值電壓VGSoff。如果柵輸入電壓與源電壓相差至少+V，P溝道耗盡型晶體管斷開，并且將在源極與漏極之間無傳導(dǎo)發(fā)生。否則，晶體管接通，并且將把其源極的電壓傳到其漏極。本發(fā)明使用P溝道耗盡型晶體管，以當(dāng)柵輸入電壓比源電壓高相對柵閾值電壓時，使源電壓與漏極斷開。圖4表示N溝道耗盡型晶體管，它具有-V的柵閾值電壓VGSoff。如果柵輸入電壓與源電壓相差至少-V的柵閾值電壓VGSoff，N溝道耗盡型晶體管斷開，并且將在源極與漏極之間無傳導(dǎo)發(fā)生。如果柵電壓與源電壓相差小于-V,N溝道耗盡型晶體管接通，并且將在源極與漏極之間發(fā)生傳導(dǎo)。本發(fā)明使用N溝道耗盡型晶體管，以當(dāng)柵輸入電壓比源電壓低柵閾值電壓時，使源電壓與漏極斷開。P溝道FET在限定SUS-LOC分支的上限中是有用的，而N溝道FET在限定SUS-LOC分支的下限中是有用的。通過可選擇地限定傳導(dǎo)帶，使它們具有如P溝道和N溝道FET所限定的上限和下限，則能設(shè)計任何數(shù)字系統(tǒng)(基r)的邏輯電路功能，其具有任何輸入數(shù)(n)。由于電路符號一般地公開所包含的電路元件，所以伴隨本專利的附圖一般地用作其中所示的SUS-LOC電路的完整公開。另外，附圖以一種結(jié)構(gòu)系統(tǒng)公開本發(fā)明，利用這種結(jié)構(gòu)系統(tǒng)，可以實現(xiàn)多值邏輯的多數(shù)電路和應(yīng)用。因為本公開的SUS-LOC結(jié)構(gòu)使用FET，所以保護輸入免遭靜電放電(ESD)是希望的。圖6表示保護輸入免受ESD的一種方法。也可以使用其他方法。SUS-LOC電路的最大和最小電源電壓(輸出電壓)由電路的輸出要求和使用的開關(guān)的規(guī)范確定。然而，對邏輯電平0和1，建議的最小電源電壓分別是0.0伏和1.5伏。各附加邏輯電平于是可以是前一邏輯電平電壓加邏輯電平1電壓，以提供1.5伏的邏輯步進電壓(LSV)。重要的是在數(shù)字應(yīng)用中保持離散邏輯電平，1.5伏被看作容易實現(xiàn)。也可以使用其他LSV值以取得良好效果。在SUS-LOC電路的示意圖中所使用的電源指示符簡單地是帶有邏輯電平下標的字符“V”，邏輯電平由該電壓表示(例如V1表示邏輯電平1，V3表示邏輯電平3等)。由于FET的極高輸入阻抗，并且由于各輸出電源電壓僅表示r個不同邏輯電平中的一個，所以SUS-LOC電路的邏輯電平實質(zhì)上等于表示邏輯電平的電源電壓。如下所述，對于r個不同邏輯電平的各個電平，電壓范圍或域是根據(jù)可預(yù)測關(guān)系建立的。選擇或制造P溝道FET的閾值電壓VGS(TH)，以便它是一個比FET將要傳導(dǎo)的最高輸入邏輯電平要高的邏輯電平的百分比。選擇或制造N溝道的閾值電壓VGS(TH)，以便它是一個比FET將要傳導(dǎo)的最低輸入邏輯電平要低的邏輯電平的百分比。對各自建議的百分比應(yīng)該在邏輯步進電壓(LSV)的55％到75％的范圍內(nèi)，以便當(dāng)電路從一個輸出邏輯電平轉(zhuǎn)換到另一個時，獲得在分支上的疊加。這個百分比稱為“疊加百分比”(OP)，并且應(yīng)該對于用于數(shù)字應(yīng)用中的所有開關(guān)相同。模擬應(yīng)用可能要求VGS(TH)和/或OP和/或LSV可變。當(dāng)如建議那樣使用OP時，保持了電路對稱性，因為邏輯電平開關(guān)點電壓在兩個相鄰邏輯電平電壓之間的中點。由于在開關(guān)期間對輸出端連續(xù)應(yīng)用電壓，使輸出傳輸特性得到提高。對各邏輯電平建立一個域，其邊界由中間分支的上和下開關(guān)點電壓，以及終端分支的開關(guān)點電壓和V0或Vr-1建立。當(dāng)開發(fā)一個邏輯功能或邏輯合成電路時(“邏輯功能”)，必須對各FET計算適當(dāng)?shù)幕蛞蟮拈撝惦妷?。為了計算一個特定FET的VGS(TH)，根據(jù)FET的溝道類型，從以下兩個公式中選擇一個適當(dāng)公式P溝道VGS(TH)=Vi-(VO-(OP×LSV))；以及N溝道VGS(TH)=Vi-(VO+(OP×LSV))。其中Vi是分支作出響應(yīng)的輸入邏輯電平電壓極限(適當(dāng)?shù)貫樯舷藁蛳孪?；VO是輸出邏輯電平電壓；LSV是邏輯步進電壓；以及OP是優(yōu)選地在55％到75％范圍內(nèi)的選擇疊加百分比。由于邏輯電平域、開關(guān)和電源的容限、FET的高阻抗，以及疊加百分比所引起，SUS-LOC電路的噪聲抗擾性從一個邏輯電平的約45％到幾個邏輯電平。某些功能的輸出隨兩個或多個邏輯電平的輸入改變而改變一個邏輯電平，因此SUS-LOC中的噪聲抗擾性能在幾個邏輯電平范圍內(nèi)。響應(yīng)輸入激勵以使一個輸出端與一個電源連接/斷開的任何電路元件，被命名為一個分支，以更好地敘述和命名本發(fā)明中的特定元件。SUS-LOC結(jié)構(gòu)包含兩種主要分支類型，指定為“終端”和“中間”，和一種次要分支類型，指定為“復(fù)合”。終端分支所有一位邏輯功能要求最小兩個終端分支。中間分支的存在和計算法由所被合成的基和特定邏輯功能確定。當(dāng)邏輯功能要求兩個或多個輸入項時，復(fù)合分支由主要分支的組合形成。這樣取兩個或多個輸入項的邏輯功能也稱為多位功能(MPF)。各分支類型如下限定。一個終端分支由一個FET組成，它把一個輸出端與一個表示邏輯電平的電源連接，并且當(dāng)輸入循環(huán)通過邏輯電平序列0，…r-1時，它對一個或一組相鄰邏輯電平作出響應(yīng)。用于形成終端分支的FET取決于對(I)響應(yīng)的輸入邏輯電平對分支的輸出邏輯電平(O)。溝道類型(P或N)和型號即增強型或耗盡型(E或D)為對于I＞O，使用NE；對于I＜O，使用PE。換句話說，當(dāng)響應(yīng)輸入(I)決不等于輸出(O)時，使用增強型FET。此外，當(dāng)I等于O時(I=O)，F(xiàn)ET不接通或傳導(dǎo)以便輸出。這與增強型FET特性一致。當(dāng)I＞O時，使用N型增強型FET。當(dāng)I＜O時，使用P型增強型FET。具有這樣終端的OPF的一例示于圖89中F201。當(dāng)下列條件全部存在時，在終端分支中能使用耗盡型FET。1．對于該FET輸出邏輯電平為不0或r-1；2．對于兩個或多個相鄰輸入邏輯電平要求輸出邏輯電平；3．輸出是包括0或r-1的輸入邏輯電平序列的元素；4．輸入的大小將正或負地(+或-)超過輸出邏輯電平；5．輸出邏輯電平的大小不被另一個輸出邏輯電平超過；以及6．另一終端分支FET是增強型FET。當(dāng)上述六個條件存在時，所使用的溝道類型如下當(dāng)耗盡型FET響應(yīng)輸入邏輯電平0和1(或0和＞0，取決于基)而將傳導(dǎo)，并且無其他輸出邏輯電平大于由該耗盡型FET所傳導(dǎo)的輸出邏輯電平時，那么使用P溝道耗盡型FET。這種情況的例子是圖71所示的F1103。當(dāng)耗盡型FET響應(yīng)輸入邏輯電平r-1和r-2(或r-1和＜r-1，取決于基)而將傳導(dǎo)，并且無其他輸出邏輯電平小于由該耗盡型FET所傳導(dǎo)的輸出邏輯電平時，那么使用N溝道耗盡型FET。這種情況的例子是圖98所示的F2113。應(yīng)該注意，這里給定的規(guī)則試圖提供堅固和可靠的指示和命名法，由此可以使本發(fā)明付諸使用和實踐。中間分支一個中間分支由兩個串聯(lián)連接的FET組成，它們把一個輸出端與一個電源連接，該電源表示由終端分支傳導(dǎo)的邏輯電平之間的一個邏輯電平，并且當(dāng)輸入循環(huán)通過邏輯電平序列0，…r-1時，該中間分支對一個或一組相鄰輸入邏輯電平響應(yīng)。能使用三種可能的FET組合來形成一個中間分支。特定FET組合取決于對(I)響應(yīng)的輸入邏輯電平對分支的輸出邏輯電平(O)。溝道類型P或N和型號即增強型或耗盡型(E或D)的組合為對于O＞I，使用PE&ND；對于O∈I，使用PD&ND；以及對于O＜I，使用PD&NE。其中PE表示P溝道增強型；NE表示N溝道增強型；PD表示P溝道耗盡型；以及ND表示N溝道耗盡型FET。例如，圖110所示的五進制(基5)基-1補碼器包含所有這三種組合。這三種FET組合的各自限定了一個兩個FET都傳導(dǎo)的窗口或帶隙。在傳導(dǎo)帶對于輸出邏輯電平O之下的響應(yīng)輸入I發(fā)生的情況下，使用PE和ND。對于約O的傳導(dǎo)帶，使用PD和ND。對于O之上的傳導(dǎo)帶，使用PD和NE。復(fù)合分支一個復(fù)合分支是幾個終端和/或中間分支的組合，根據(jù)它們所出現(xiàn)于其中的多位邏輯功能的要求，連接成串聯(lián)、并聯(lián)或串并聯(lián)傳導(dǎo)。這樣的復(fù)合分支出現(xiàn)在多位功能中，而在一位功能中不存在。例如，圖8的CGOR3電路和圖9的CGAND3電路各有三個分支，而圖10的CEQ3電路有五個分支。分支的傳導(dǎo)和不傳導(dǎo)輸入邏輯電平與輸出邏輯電平的關(guān)系確定形成該分支的FET的型號和溝道類型。反向偏置FET允許在源電極與漏電極之間的雙向電流。對于P溝道FET，更正電極將起源極作用。對于N溝道FET，更負電極將起源極作用。由于源電極和漏電極由置于它們之上的電壓的極性和/或大小確定，所以一位功能和多位功能兩者都經(jīng)常要求附加電路來防止“反向偏置”。對于一位功能，附加電路“級”用于實現(xiàn)適當(dāng)?shù)碾娐份敵觥τ诙辔还δ?，附加一位功?OPF)可能用于一個或多個輸入，以既在其接通狀態(tài)期間又在斷開狀態(tài)期間，保證分支的適當(dāng)輸入邏輯電平對輸出邏輯電平響應(yīng)。當(dāng)輸出邏輯電平以和輸入邏輯電平的相對方向改變時，不要求附加級或OPF。例如，如果輸出隨輸入增加而減小(例如對于補碼器)，無需附加電路。然而，當(dāng)輸出邏輯電平相對輸入邏輯電平以任一相同方向而不是相對方向，或隨機地改變時，那么要求附加級或OPF。由于可能多于一個的分支或電路元件要求相同的附加級，所以這樣級或OPF的輸出和/或輸入可能如需要那樣前饋。因為二進制邏輯的普通技術(shù)人員主要關(guān)心二進制反相器、NOR、NAND和XOR邏輯功能，所以模擬三進制邏輯功能特別令人感興趣，并且以下敘述。然而，也可以完成其他r值功能的構(gòu)造和實現(xiàn)，并且付諸良好使用。這些電路中的某些提供二進制中不可得到的優(yōu)點和信號處理能力。一般地，SUS-LOC能適應(yīng)任何組合中的任何基數(shù)(r1,r2,…rn)。另外，具有兩個或多個輸入的多基電路也在本發(fā)明的范圍之內(nèi)?；竟δ茈娐房梢栽谝粋€具有一個或多個輸入的電路中使用單基r。r值SUS-LOC電路的開發(fā)是一個四步過程。這四步是STEP1限定電路的參數(shù)A．確定功能的基；B．確定或選擇邏輯電平電壓和邏輯步進電壓(LSV)；以及C．確定或選擇疊加百分比(OP)。STEP2開發(fā)所開發(fā)的功能的卡諾圖。對二值邏輯功能開發(fā)的普通技術(shù)人員，這是一個已知過程。唯一不同是取決于圖解的特定邏輯功能，當(dāng)功能的基大于2時，圖解一般將包含大于1的值。STEP3根據(jù)STEP2開發(fā)的卡諾圖，列出輸入項邏輯電平與輸出邏輯電平的邏輯關(guān)系。該步對二進制邏輯開發(fā)的普通技術(shù)人員已知。然而，當(dāng)基大于2時，單輸入獲得多位二進制功能的關(guān)系特性，這樣的關(guān)系特性包括等于、大于、等于或大于、這些功能的互逆，以及其排列。因為比簡單相等更復(fù)雜的關(guān)系操作在SUS-LOC邏輯合成的最原始電平是可能的，所以在STEP3的實現(xiàn)期間，只要可能就應(yīng)該使用這樣的關(guān)系操作符，以保證最大電路效率。STEP4根據(jù)步1、2和3獲得的信息，設(shè)計電路。以下敘述這些步的實現(xiàn)的一例。下列參數(shù)(選擇為保持閾值和邏輯電平電壓數(shù)學(xué)簡單)用于開發(fā)這里表示和敘述的三進制電路V2=5.0伏V1=2.5伏V0=0.0伏OP=71％可以如下開發(fā)二進制基-1補碼器或反相器。因為以上在參數(shù)限定中限定了參數(shù)(步1)，所以開發(fā)從步2繼續(xù)進行，它包含表A所示的卡諾圖。表A步3進行開發(fā)并列出輸入項/輸入與輸出邏輯電平/輸出的邏輯關(guān)系。步3的實現(xiàn)獲得下列表B所列的關(guān)系表B對關(guān)系的檢查指明，對各輸入邏輯電平輸出發(fā)生變化。這意味有三個分支，兩個終端分支和一個中間分支。步4繼續(xù)進行邏輯功能的開發(fā)。首先為傳送輸出邏輯電平0的分支，并且建立傳送輸出邏輯電平r-1(在本情況下r-1=2)的分支，步4如下進行。對輸出(O)邏輯0，具有邏輯2的輸入(I)，輸出邏輯電平比終端分支對其響應(yīng)的最低輸入邏輯電平低。這樣指出應(yīng)該使用N溝道增強型FET。使用閾值電壓確定部分的N溝道器件的公式(上文)，并且使用2.5伏的邏輯步進電壓和70％的疊加電壓，得到VGS(TH)ViVoOPLSVVGS(TH)5伏-(0伏+(0.7×2.5伏))=+3.75伏這種FET在圖95中表示為Q4。其次開發(fā)中間分支。在本情況下僅有一個，并且它必須響應(yīng)邏輯1輸入，提供邏輯1輸出。這樣指出要求一個P溝道耗盡型FET和一個N溝道耗盡型FET(對于O∈I，使用PD&ND)。對P溝道和N溝道器件，使用閾值公式，得到下列VGS(TH)電壓P溝道耗盡型ViVoOPLSVVGS(TH)2.5伏-(2.5伏-(0.7×2.5伏))=+1.75伏N溝道耗盡型ViVoOPLSVVGS(TH)2.5伏-(2.5伏+(0.7×2.5伏))=-1.75伏這兩個FET在圖95中表示為Q2和Q3(它們的位置在如本功能的一位功能中可以互換)。為了對邏輯電平0的輸入提供邏輯2的輸出，輸出邏輯電平比終端分支對其響應(yīng)的最高輸入邏輯電平大，指示使用P溝道增強型FET。對P溝道器件使用公式，得到VGS(TH)ViVoOPLSVVGS(TH)0伏-(5伏+(0.7×2.5伏))=-3.75伏這種FET在圖95中表示為Q1。用于開發(fā)三進制基-1補碼器的分支的方法，對于開發(fā)任何位數(shù)的任何r值邏輯功能的所有分支來說有效。該方法可擴展為適應(yīng)附加中間分支。SUS-LOC為多位功能的開發(fā)提供準備，這些多位功能允許對使用基于相同基r的邏輯電平信號的幾個輸入，進行比較和其他邏輯操作。實際分支設(shè)計(步4)與以上三進制基-1補碼器開發(fā)所述類似。為了提供本發(fā)明的例子，對三個三進制多位功能敘述步2、步3及步4的結(jié)果補碼廣義OR(CGOR3)、補碼廣義AND(CGAND3)和補碼相等發(fā)生器(CEO3)。這三個三進制功能認為分別與二進制“NOR”、“NAND”和“異”(“XOR”)門類似。三進制補碼廣義OR3或CGOR3門與二進制“NOR”門類似。CGOR3門的輸出邏輯電平是供給其輸入的最高邏輯電平的基-1補碼。這由表C所示的CGOR3的卡諾圖指示(“A”和“B”是輸入)。表C其次列出輸入項邏輯電平與輸出邏輯電平的邏輯關(guān)系。表D僅使用相等的關(guān)系操作符，表示CGOR3的關(guān)系。如表D所示，在結(jié)果電路中將有9個復(fù)合分支，并且將要求過量的晶體管(大于8個)來實現(xiàn)。在表D中，“C”是對于輸入“A”和“B”的輸出。表D雖然能設(shè)計功能九分支電路，但是應(yīng)該使用更復(fù)雜的關(guān)系操作符(例如大于，或等于或大于)。圖8所示CGOR3電路用表E所示更復(fù)雜的關(guān)系操作符設(shè)計。表Ex=不關(guān)心如所示，有3個復(fù)合分支。這是由于兩個“不關(guān)心”輸入“x”是相同終端復(fù)合分支的一部分，以及=1和＜2兩者輸入組合成中間復(fù)合分支。照這樣，僅要求8個晶體管。如圖8幻象線所示，對CGOR3擴展以適應(yīng)更多輸入，對每個輸入僅要求4個晶體管。三進制補碼廣義AND或CGAND3電路與二進制“NAND”門類似，其卡諾圖示于表F。表F圖9表示根據(jù)表G所示關(guān)系操作符開發(fā)的CGAND3電路，它也僅要求8個晶體管，并且擴展適應(yīng)附加輸入，對每個附加輸入僅要求4個晶體管。對這樣附加輸入的適應(yīng)由圖9幻象線所示。表Gx=不關(guān)心能根據(jù)SUS-LOC設(shè)計和構(gòu)造三進制補碼相等發(fā)生器或CEQ3。CEQ3確定兩個輸入A和B是否相等，并且對結(jié)果信號補碼。然而，如圖10所示，CEQ3根據(jù)電路的輸出要求，而不是通過首先產(chǎn)生隨后補碼的相等信號，傳送其輸出。表H表示CEQ3的卡諾圖。該卡諾圖指示CEQ3的輸出序列不是如補碼器為真那樣的“逆向序列”。這樣的非逆向序列輸出或隨機輸出指示CEQ3電路要求附加OPF。表H的陰影面積指示“非逆向序列”或“隨機”輸出值。表H在表I列出的關(guān)系操作符中，也能看到對于附加OPF的CEQ3的要求(同樣如陰影面積所示)。表Ix=不關(guān)心除附加OPF外，響應(yīng)A=1、B=1輸入的分支還要求兩個附加開關(guān)，這兩個開關(guān)在任一輸入為邏輯2，而另一輸入為邏輯1時，由附加OPF的輸出驅(qū)動，以防止異常通路(反向偏置)。對于A=2、B=1，Q5和Q6由B=1保持斷開(或傳導(dǎo))。Q4由A=2斷開。Q3是P型FET，并且源自最正電極。當(dāng)CEQ3電路對A=2、B=1傳送V2輸出時，該V2信號傳到Q3。當(dāng)A=2不是比V1或V2中較大者(它是V2)大的1.75伏時，Q3接通，并且把V2傳導(dǎo)到V1。以下將更詳細地敘述這樣的異常通路。對于A和B輸入的附加OPF，在圖10中分別表示為Q8和Q9及Q13和Q14。這些OPF是F1103。以下更詳細地敘述這樣的OPF的使用。Q11和Q12構(gòu)成一個“看門人”，以防止V2輸出對FETQ3至Q6的反向傳送。補碼相等發(fā)生器或CEQ3的最接近二進制等效由兩個“XOR”門和一個“NOR”門組成。因為要求兩個二進制位來表示一個2值(對實現(xiàn)CEQ3的9個可能輸入狀態(tài)是必須的)，所以要求兩個二進制XOR門。兩個“XOR”門探測個別二進制位的相等，并且“NOR”門的輸入由“XOR”門的輸出驅(qū)動。CMOS二進制等效要求24個晶體管，而圖10所示CEQ3僅要求18個晶體管。擴展形成具有3個輸入項的CEQ3，要求12個附加晶體管，以總共構(gòu)成30個晶體管。這樣意味在一次操作中能確定3項的相等和大于零的相等的電平。三項CEQ3沒有在一次操作中能夠確定三項相等的單一類似二進制功能。在這方面和其他方面，SUS-LOC對電子信息處理提供了重要擴展和較大效率。制造CGOR3、CGAND3和CEQ3所要求的晶體管數(shù)可能超過對應(yīng)的二進制電路的晶體管數(shù)，因此，似乎過多。然而，這些三進制門各自具有九個可能的A和B輸入的組合。能夠有九個輸入狀態(tài)的類似二進制電路要求A和B輸入項為多位值，并且這樣的電路將要求更多的晶體管，更多的導(dǎo)線，更多的I/O針，而且比對應(yīng)的三進制電路具有更多的寄生值。二進制與三進制邏輯之間的不同要求、實現(xiàn)和合成計算能力(在它們的最原始電平)一般指示，三進制(或較高基)系統(tǒng)的較復(fù)雜邏輯將比等效二進制系統(tǒng)要求較少的晶體管。然而，這樣的較高基系統(tǒng)一般得到較高的計算能力。在用SUS-LOC直接替換二進制電路時提出某些警告。用r值門替換二進制門是誘人的，并且在有些情況下將形成功能電路(如果對適當(dāng)啟動電平給予某些注意)。然而，應(yīng)用由較高基SUS-LOC電路可得到的邏輯功能數(shù)，一般優(yōu)選更具體邏輯功能的設(shè)計和制造。用更具體功能來設(shè)計和制造電路將減小元件數(shù)、全部功率要求、寄生參數(shù)等，以使SUS-LOC的實現(xiàn)甚至更有利。異常通路如上所述，異常通路可以由于某些電路元件的使用而引起，一般導(dǎo)致短路。一般來說，這些問題是由于FET在源極或漏極取最正(對于P溝道)或最負(對于N溝道)電壓作為它們的源電壓這個事實而引起?？刂艶ET所需的柵電壓于是變得取決于哪個電壓起源電壓和柵閾值電壓的作用。如果電路輸出電壓侵占了原始源電壓，最初相對預(yù)期源極控制FET的柵電壓可能不適當(dāng)?shù)乇３衷摽刂?。為了避免這樣的問題，在SUS-LOC中使用附加電路級，以防止對易于改變它們的源電壓的FET傳送輸出信號。在該電路的卡諾圖中以非逆向的輸出序列，指示了對附加邏輯級的要求。也就是說，輸出在順序輸入邏輯電平或順序輸入邏輯電平的組合的相對方向不順序，或輸入和輸出都等于V0或Vr-1。當(dāng)出現(xiàn)后種情況時，輸入邏輯電平?jīng)]有足夠的大小，以橫過FET的閾值電壓，該FET將把適當(dāng)?shù)妮敵鲞壿嬰娖诫妷簜鲗?dǎo)到輸出端。也就是，0輸入不超過把0傳導(dǎo)到輸出端的N溝道FET的閾值電壓。解決辦法是使用OPF，以把0輸入增加或轉(zhuǎn)化為較高值，以便能由OPF的輸出電壓橫過閾值電壓。同樣地，當(dāng)輸入和輸出兩者都為Vr-1時，通過使用OPF，可以實現(xiàn)類似的適應(yīng)。在這種情況下，OPF可以轉(zhuǎn)化地減小Vr-1輸入，以便能由OPF輸出電壓橫過閾值電壓。對于OPF，常規(guī)、標準或逆向輸出序列是這樣的序列，當(dāng)輸入變成一個愈來愈大的值或邏輯電平之時，它變成一個愈來愈小的值或邏輯電平，反之亦然。輸出序列可以響應(yīng)幾個邏輯電平的輸入序列變化，僅改變一個邏輯電平，然而，當(dāng)它改變時，輸出序列是一個愈來愈小的值或邏輯電平。這種情況這里也稱為逆向序列。不遵照這種序列的輸出響應(yīng)稱為非逆向序列。例如，五進制OPFF33220是逆向序列，而五進制F33224不是。由于OPF的基本操作特性，對于任何基的OPF，輸出邏輯電平的最小數(shù)是二，因為一個輸出邏輯電平構(gòu)成一個連續(xù)功能(例如F1113)。為了使OPF保持常規(guī)輸出序列，輸出邏輯電平的最大數(shù)等于功能的基。對于一位功能，非常規(guī)、非標準或非逆向輸出序列是這樣的序列1．不按輸入序列的相對方向變化；2．在沒有逆向輸入序列下，使其變化的方向逆向；和/或3．輸出邏輯電平=輸入邏輯電平=V0或Vr-1。當(dāng)出現(xiàn)以上所列情況中的一個或多個時，非逆向輸出序列在OPF的卡諾圖中列出。圖11至圖16表示幾個具有非逆向輸出序列的三進制和五進制一位功能的例子。為什么輸出序列是非逆向的理由由指針或箭頭指示，參考以上所列情況。對于MPF，常規(guī)輸出序列在功能的卡諾圖中看作輸出位的對角組的序列，當(dāng)輸入的集體或總體大小按值或邏輯電平增加，從所有輸入等于0增加到所有輸入等于r-1，則輸出位按值或邏輯電平減小，反之亦然。例如，兩位功能具有一般為正方形的卡諾圖。相關(guān)對角線從左上(最小)移動到右下(最大)，如圖17所示。對于三進制兩位MPF，如圖17中點線所示，一般有五個大小，它們是A=0,B=0；A=0,B=1到A=1,B=0；A=0,B=2到A=2,B=0；A=1,B=2到A=2,B=1；以及A=2,B=2。由于MPF的特性，對于任何基和任何輸入項數(shù)的MPF，分組的最小數(shù)是二，因為一組將意味所有輸出位相等，并且這樣構(gòu)成一個連續(xù)功能。這樣連續(xù)功能的卡諾圖對于任何輸入值的組合具有相同的輸出值。對于保持常規(guī)或逆向輸出序列的MPF，分組的最大數(shù)等于功能的基?；旌匣墓δ懿煌亟咏?。對于MPF，非常規(guī)、非標準或非逆向輸出序列是這樣的序列1．不按輸入序列的相對方向變化；2．使變化的方向逆向，而沒有逆向輸入的總體大小；3．組數(shù)小于二或大于MPF的基；和/或4．輸出邏輯電平=輸入邏輯電平=V0或Vr-1。圖18至圖25表示常規(guī)或逆向輸出序列MPF的三個MPF例子，以表示幾個這樣的可能組。這三組是CGOR3電路，CGAND3電路，和LAMBDA013電路。這些圖中的組用粗線強調(diào)描畫輪廓。這些分組的圖形不是唯一可能的圖形。圖26至圖30表示具有非常規(guī)或非逆向輸出序列的MPF。在這些圖中，第三分組表示輸出序列方向逆向，使得基3功能要求第四和第五組。這些分別是情況2和3。SUS-LOC的簡短分析為了根據(jù)速度、功率消耗和數(shù)據(jù)密度理解SUS-LOC結(jié)構(gòu)，將把SUS-LOC電路與其二進制對應(yīng)電路比較。為速度和功率比較而選擇的電路是二進制(CMOS)和三進制(SUS-LOC)邏輯系統(tǒng)的基-1補碼器。圖31和圖32分別表示二進制CMOS反相器和三進制SUS-LOC基-1補碼器，以及用幻象表示的關(guān)聯(lián)寄生電容。當(dāng)首先觀察三進制基-1補碼器的示意圖時，可能會作出兩個不正確的假定由于電路的增加電容，使三進制系統(tǒng)較慢，并且要求更多的能量來操作；以及三進制系統(tǒng)將要求更多的晶體管，從而當(dāng)減小數(shù)據(jù)密度的時候，使寄生電容值增加。然而，以下表示這些假定是不正確的。事實上，相反情況為真。當(dāng)三進制基-1補碼器要求兩倍數(shù)的晶體管，并且具有約兩倍的二進制“反相器”的電容的時候，一個完全系統(tǒng)由多于一個的單一位功能組成。SUS-LOC電路的輸入電容大于其二進制電容，但是小于兩倍那樣多。假定以下參數(shù)FET的基本柵電容是1.0單位，寄生電容是0.1單位，兩個電路的Vr-1是5伏，以及轉(zhuǎn)換要求一半循環(huán)。各電路的總電容的計算簡單地對FET電容加寄生電容求和。對于CMOS二進制反相器，總計是2.5單位，而對于SUS-LOC三進制基-1補碼器，總計是4.9單位。轉(zhuǎn)換各電路r-1邏輯電平的輸出所要求的能量認為是電路的Esw。驅(qū)動具有容性負載的一半循環(huán)所要求的能量等于0.5倍電容，乘以電容兩端電壓變化的平方。能量用焦耳表示為Esw=.5CV2焦耳。把各電路的值插入公式的結(jié)果示于表J。表J三進值SUS-LOC電路轉(zhuǎn)換兩個邏輯電平(30.625j)比CMOS電路僅轉(zhuǎn)換一個邏輯電平(31.25j)使用較少的能量。因此，雖然三進制SUS-LOC具有接近兩倍的電容，但是它要求較少的能量來操作。FET電路的最快可能操作是把信號從一個主要的FET的柵極傳遞一個類似的次要FET的柵極所要求的時間。能完成這個傳遞的最小時間量是主要FET的轉(zhuǎn)接時間。把信號傳遞到多于一個的次要FET要求每個次要FET一個轉(zhuǎn)接時間。實際時間是RC時間常數(shù)，RCg=L2/μ(VGS-V(TH))，并且要求所有參數(shù)已知，例如特征尺寸、導(dǎo)線材料等。然而，為了保持清晰，可以用轉(zhuǎn)接時間L2/μVDS來近似兩個電路的延遲，它在形式上與RC時間常數(shù)類似。為了比較，CMOS電路中FET的轉(zhuǎn)接時間將是0.3nS，而對于SUS-LOC電路中的FET，由于VDS為每邏輯電平2.5伏，將是0.6nS。為了比較這兩個電路，將對各電路使用兩個。第一基-1補碼器的輸出將驅(qū)動第二基-1補碼器的輸入，并且這兩個補碼器的連接處是該比較的試驗點，如圖33和圖34分別對CMOS和SUS-LOC所示。兩個電路的輸入激勵對從+5.0伏到0.0伏的轉(zhuǎn)換為10nS。第一基-1補碼器使第二基-1補碼器的輸入電壓上升到開關(guān)點所要求的時間將認為是電路的速度。開始點(t0)是當(dāng)輸入激勵從5伏向0伏改變的時點。CMOS的開關(guān)點是2.5伏。SUS-LOC電路的開關(guān)點是當(dāng)開關(guān)點在邏輯0與邏輯1之間時，為1.25伏，而當(dāng)開關(guān)點在邏輯1與邏輯2之間時，為3.75伏。在第一基-1補碼器的輸出能改變之前，輸入電壓必須橫過開關(guān)點。要求的時間將是FET的轉(zhuǎn)接時間加輸入激勵達到開關(guān)點所要求的時間。對于二進制電路，這樣要求10nS轉(zhuǎn)接時間的一半，或5nS，加兩個0.3nS的轉(zhuǎn)接時間，總共5.6nS。對于從邏輯0到邏輯1步進，三進制電路要求10nS轉(zhuǎn)接時間的四分之一，或2.5nS，加四個0.6nS轉(zhuǎn)接時間，總共4.9nS，而為了達到第二開關(guān)點，則為7.5nS加2.4nS，或9.9nS。三進制電路用9.9nS從0步進到1步進2，而二進制電路用相同的10nS激勵從0步進到1。二進制反相器與三進制基-1補碼器之間的定時比較的曲線圖示于圖35。雖然個別SUS-LOG邏輯功能可能比其類似的CMOS功能慢，但是基大于2的基于SUS-LOC的系統(tǒng)總體上較快。例如，假定二進制系統(tǒng)在10MHz時鐘速度下操作，平均周期為0.1μs，并且假定三進制系統(tǒng)在該二進制時鐘速度的一個百分比下操作，試驗執(zhí)行若干次求和，以確定電路速度。兩個系統(tǒng)要求3個時鐘循環(huán)(一個機器循環(huán))，以執(zhí)行一次求和。檢查兩個系統(tǒng)對x個數(shù)求和所要求的時間，得到表K所示結(jié)果。表K三進制SUS-LOC系統(tǒng)要求較少的時間，以僅使用二進制時鐘速度的60％，執(zhí)行3的求和或更多“求和數(shù)”(陰影面積)。并且，當(dāng)有3個或更多個數(shù)求和時，三進制SUS-LOC系統(tǒng)僅以50％的時鐘速度，非常接近二進制系統(tǒng)的要求時間和吞吐量。這種情況的原因是在完全進位的一次操作中，數(shù)字計算機能夠求和的變量數(shù)等于計算機的基。使用以上所述的二進制和三進制系統(tǒng)，檢查怎樣對5個數(shù)A、B、C、D和E求和，得到二進制三進制SUMA+B=WSUMA+B+C=YSUMC+W=XSUMD+E+Y=ZSUMD+X=Y2次操作SUME+Y=Z2×3=6個時鐘循環(huán)4次操作6×0.1667μS=1μS4×3=12個時鐘循環(huán)12×0.1μS=1.2μS當(dāng)系統(tǒng)的邏輯功能使用大于二的基時，系統(tǒng)變得在單次操作中能夠有更復(fù)雜的邏輯功能。在一次操作中中間復(fù)雜性(例如“A+BGANDC”)的邏輯功能的執(zhí)行變得更容易完成。因為在一次操作中，更準確地說在一次機器循環(huán)中，能夠執(zhí)行復(fù)雜和/或多邏輯功能，所以基大于二的計算機較快。雖然上述主要關(guān)注三進制邏輯系統(tǒng)，但是應(yīng)該理解，所使用的技術(shù)和方法適用于任何基或基的組合的邏輯功能。根據(jù)SUS-LOC，可能有基不是三的邏輯功能和使用混合基的邏輯功能。并且，在一次操作中，或更準確地說在一基r門時間內(nèi)，一位功能既能執(zhí)行模擬到數(shù)字轉(zhuǎn)換，又能執(zhí)行線性化，并在以下更詳細地敘述。由SUS-LOC提供的對二進制計算機的增強，僅受到與二進制計算機關(guān)聯(lián)使用的r值電路的開發(fā)的限制。提出屬于加法器、乘法器和數(shù)據(jù)存儲的三個重要增強。對二進制計算機的一個非常有用的增強是兩項“三進制加法器”。三進制加法器增加了二進制加法的速度，因為將沒有要求的“進位”，因此沒有進位傳播延遲時間。從三進制到二進制的轉(zhuǎn)換可以用一個“基轉(zhuǎn)換器”執(zhí)行，它在約4個基A門時間內(nèi)，把一個基A值轉(zhuǎn)換成一個基B值?；D(zhuǎn)換器在以下更詳細地敘述。當(dāng)加法器的基增加時，由于沒有進位傳播延遲時間，所以在一次操作中能求和的較低基的項數(shù)增加。例如，使用“四進制加法器”(基4)將允許在一次操作中對三個二進制或三進制項求和，仍然沒有進位傳播延遲時間。對于SUS-LOC乘法器，能被“矩陣乘法器”乘的項數(shù)是大于乘法器的基，或r+1項數(shù)。因此，當(dāng)系統(tǒng)的基增加時，在一次操作中能乘的矩陣數(shù)增加。當(dāng)待乘的項與乘法器的基相同時，乘法器的效率將增加。關(guān)于加法器，能用一個“基轉(zhuǎn)換器”執(zhí)行從基A到基B的轉(zhuǎn)換，該“基轉(zhuǎn)換器”在約4個基A門時間內(nèi)把一個基A值轉(zhuǎn)換為一個基B值。通過在和盤驅(qū)動器一起使用的器件電子板上增加邏輯的基，有利地提供數(shù)據(jù)存儲。能增加盤驅(qū)動器的存儲容量、數(shù)據(jù)密度和數(shù)據(jù)傳送速度，而不改變?nèi)魏斡布?。增加的百分比取決于基增加。例如，三進制器件電子板將獲得增加25％的存儲容量、數(shù)據(jù)密度和數(shù)據(jù)傳送速度。實現(xiàn)具有增加基的盤驅(qū)動器的最簡單方法，是使用通量改變(如果有的話)與確定數(shù)據(jù)單元邊界(目前稱為比特單元邊界)的數(shù)據(jù)時鐘的邊沿(前沿或后沿)之間的相位差。一位功能如果要實現(xiàn)基r的所有邏輯功能，一位功能(OPF)是基r連接件的要求集。一個OPF是一個僅取一個輸入的SUS-LOC電路。(因此，有該名字及“多位功能”的名字)。OPF于是根據(jù)OPF的特性，把輸入信號轉(zhuǎn)換成預(yù)定輸出信號。OPF主要用于中間邏輯電平轉(zhuǎn)換。OPF還有另外使用。三進制邏輯系統(tǒng)(r=3)包含27個可能的OPF，它們包括對任何輸入給出相同輸出的連續(xù)功能。對于任何基和位數(shù)，連續(xù)功能的數(shù)總等于功能的基，在本情況下為3。因此，可使用24個三進制OPF。這里提出所有可用的三進制OPF，并且總體上用作SUS-LOC的例子?？捎萌M制OPF的示意圖、輸入-輸出波形，以及轉(zhuǎn)移特性示于圖38至圖109。為了表示能實現(xiàn)任何基的OPF，在圖110中表示了五進制(基5)基-1補碼器，并且在圖111中表示了十進制(基10)基-1補碼器。五進制基-1補碼器包括所有三個中間分支布置(如上所述)。當(dāng)對任何基的一位功能提供0…r-1的輸入邏輯電平序列時，各一位功能產(chǎn)生唯一的輸出序列。表L示出了所有27個三進制OPF的輸出序列，指示了或為連續(xù)或具有逆向或隨機輸出序列的功能。表L*連續(xù)功能+逆向或隨機輸出序列對基r的僅一個OPF唯一的各輸出序列用作“位置描述符”，以文本和圖解地識別各一位功能。當(dāng)文本地提及一位功能時，其位置描述符這里以“Function”中的“F”開始。例如，具有210位置描述符的三進制功能寫作“F210”，而具有01234位置描述符的五進制功能寫作“F01234”。這是在整個本專利中使用的方法?？赡苡凶R別的選擇方法，并且可能在未來某一日期采用。一種這樣的選擇方法是從位置描述符中刪去所有前導(dǎo)零，并且用功能的基給描述符加下標。例如，五進制F00125變成F1255，十進制F0000000125變成F12510。另一種選擇是選擇各基的最有用或通用OPF。這些選擇的功能于是能用指定編號或名字來分類。分類編號或名字于是將用于識別特定一位功能?；笥诙囊晃还δ艿幕緢D符示于圖36。功能的位置描述符置于符號的內(nèi)部，以區(qū)別一個功能與另一個功能。例如，圖37表示了F2103。制造大多數(shù)操作OPF要求使用兩個串聯(lián)的單級OPF。這起因于目前可得到的開關(guān)的操作方式，以及基大于二的OPF集包含更多的具有逆向或隨機輸出序列的功能的事實。關(guān)于這點的更多信息在以下連同多位功能和組合邏輯敘述。三進制單級OPF是F100,F110,F200,F210,F211,F220和F221。表M示出了可用三進制OPF。那些為單級的OPF表示為“單一”。那些具有逆向輸出的OPF表示為“FA-FB”列中的成對功能(除緩沖器外，有若干實現(xiàn)這些OPF的組合)，以及那些具有隨機輸出序列的OPF表示為“隨機”。表M注意對于產(chǎn)生逆向輸出的OPF，選擇制造對，它在電路或芯片級使當(dāng)前使用的電源接近平衡，或在考慮整個電路下最容易制造。一位功能主要用于中間邏輯電平轉(zhuǎn)換。然而，OPF能用于形成幾種類型的電路，包括用于驅(qū)動繼電器、LED和其他器件的接口電路，這些器件要求一個本質(zhì)上為二進制的控制信號；用于開關(guān)、按鈕和其他二進制輸入器件的輸入調(diào)節(jié)器；以及用于交叉耦合對的電路，以形成鎖存器和寄存器(在以下鎖存器和寄存器的敘述中討論)。并且，OPF可以與一個或多個多位功能結(jié)合，以形成n位的任何邏輯功能，包括在組合邏輯的敘述中討論的r+1態(tài)驅(qū)動器。具有CGOR和CGAND功能的單級OPF構(gòu)成一個邏輯連接件的功能完全集，由此可以實現(xiàn)任何及所有其他邏輯功能。并且，有可能使用一位功能，作為在一次操作(或更準確地說，一個基r門時間)中執(zhí)行兩個功能的模擬到數(shù)字轉(zhuǎn)換線性化電路，而且在以下敘述。為了更完全地敘述SUS-LOC，以下提出F2103三進制一位功能(OPF)的廣泛敘述。F210是一個單級OPF。能如下分析作用在F210或基-1補碼器電路上的邏輯0輸入?，F(xiàn)在參考圖95和F210，或基-1補碼器電路，對于邏輯0的電路輸入V0(0V),0伏輸入傳送到所有IGFET的柵極頂部IGFETQ1、中間IGFET分支和底部IGFETQ4，中間IGFET分支具有其第一和第二中間分支IGFETQ2、Q3。底部IGFETQ4是一個N溝道增強型IGFET，它具有一個3.25伏的絕對閾值(0伏源電壓(V0)加3.25伏柵電壓(VGS(TH))。由于底部IGFETQ4是一個N溝道增強型IGFET，所以僅對其絕對閾值之上的柵級電壓，源電壓才傳送到漏極。對于底部IGFETQ4的柵極，邏輯0的電路輸入V0(0V)在其3.25伏的絕對閾值之下，并且底部IGFETQ4不把其源極的電壓傳到其漏極和電路輸出。對于邏輯0的電路輸入V0(0V)，底部IGFET不傳送電路輸出。中間IGFET分支有兩個IGFETQ2、Q3，它們串聯(lián)連接在邏輯1，V1(2.5V)源電壓與電路輸出之間。中間分支IGFETQ2、Q3兩者都與電路輸入柵極連接。第一中間分支IGFETQ2的源極與邏輯1,V1(2.5V)源電壓連接。第一中間分支IGFETQ2的漏極與第二中間分支IGFET03的源極連接。第二中間分支IGFETQ3的漏極與電路輸出連接。第一中間分支IGFETQ2是一個P溝道耗盡型IGFET，它具有一個4.25伏的絕對閾值(2.50伏源電壓(V1)加1.75伏柵電壓(VGS(TH))。由于第一中間分支IGFETQ2是一個P溝道增強型IGFET，所以僅對其絕對閾值之下的柵電壓，源電壓才傳送到漏極。對于第一中間分支IGFETQ2的柵極，邏輯0的電路輸入V0(0V)在其4.25伏的絕對閾值之下，并且第一中間分支IGFETQ2不把其源極的電壓傳到其漏極。對于邏輯0的電路輸入V0(0V)，第一中間分支IGFETQ2把邏輯1，V1(2.5V)傳到其漏極和第二中間分支IGFETQ3的源極。第二中間分支IGFETQ3是一個N溝道耗盡型IGFET，它具有0.75伏的絕對閾值(2.50伏源電壓(V1)加(-1.75)伏柵電壓(VGS(TH)))。邏輯1，V1(2.5V)源電壓通過第一中間分支IGFETQ2的漏極，應(yīng)用于第二中間分支IGFETQ3。由于第二中間分支IGFETQ3是一個N溝道耗盡型IGFET，所以僅對其絕對閾值之上的柵電壓，源電壓才傳送到漏極。對于第二中間分支IGFET的柵極，邏輯0的電路輸入V0(0V)在其0.75伏的絕對閾值之下，并且第二中間分支IGFETQ3不把其源極的電壓傳到其漏極和電路輸出。對于邏輯0的電路輸入V0(0V)，第二中間分支IGFETQ3不傳送電路輸出。對于邏輯0的電路輸入V0(0V)，中間IGFET分支不傳送電路輸出。頂部IGFETQ1是一個P溝道增強型IGFET，它具有1.75伏的絕對閾值(5伏源電壓(V2)加(-3.25)伏柵電壓(VGS(TH)))。由于頂部IGFETQ1是一個P溝道增強型IGFET，所以僅對其絕對閾值之下的柵電壓，源電壓才傳送到漏極。對于頂部IGFETQ1的柵極，邏輯0的電路輸入V0(0V)在其1.75伏的絕對閾值之下。頂部IGFETQ1不把其源極的電壓(邏輯2,V2,5V)傳送到其漏極和電路輸出。對于邏輯0的電路輸出V0(0V)，頂部IGFETQ1傳送邏輯2的電路輸出V2(5V)。由以上所述，可見對于邏輯0的電路輸入V0(0V),F210電路作出響應(yīng)，傳送邏輯2輸出V2(5V)。僅有頂部IGFETQ1把其源電壓傳送到電路的輸出，以對邏輯0輸入為電路提供其邏輯2輸出。頂部IGFETQ1的柵輸入電壓在其絕對閾值之下，因此頂部IGFETQ1把其邏輯2源電壓V2(5V)傳送到電路輸出。中間IGFET分支不把信號電壓傳送到電路輸出。第一中間分支IGFETQ2不把其源電壓邏輯1,V1(2.5V)傳送到其漏極，因為柵輸入電壓在其絕對閾值之下。第二中間分支IGFETQ3不從第一中間分支IGFETQ2的漏極傳送其源電壓邏輯1,V1(2.5V)，因為第二中間分支IGFETQ3的柵輸入電壓在其絕對閾值之下。第二中間分支IGFETQ3防止邏輯1,V1(2.5V)信號電壓從第一中間分支IGFET的進一步傳送。底部IGFETQ4不把信號電壓傳送到電路輸出。底部IGFETQ4不把其邏輯0源電壓V0(0V)傳送到其漏極和電路輸出，因為邏輯0的電路輸入V0(0V)在其3.25伏的絕對閾值之下。對于邏輯0輸入，F(xiàn)210電路傳送邏輯2輸出。對F210或基-1補碼器電路的邏輯1輸入的效果如下。對于邏輯1的電路輸入V1(2.5V),2.50伏的輸入傳送到所有IGFET的柵極頂部IGFETQ1、中間IGFET分支和底部IGFETQ4，中間IGFET分支具有其第一和第二中間分支IGFETQ2、Q3。底部IGFETQ4是一個N溝道增強型IGFET，它具有3.25伏的絕對閾值(0伏源電壓(V0)加3.25伏柵電壓(VGS(TH)))。由于底部IGFETQ4是一個N溝道增強型IGFET，所以僅對其絕對閾值之上的柵電壓，源電壓才傳送到漏極。對于底部IGFETQ4的柵極，邏輯1的電路輸入V1(2.5V)在其3.25伏的絕對閾值之下，并且底部IGFETQ4不把其源極的電壓傳送到其漏極和電路輸出。對于邏輯1的電路輸入V1(2.5V)，底部IGFETQ4不傳送電路輸出。中間IGFET分支有兩個IGFETQ2、Q3，它們串聯(lián)連接在邏輯1，V1(2.5V)源電壓與電路輸出之間。中間分支IGFETQ2、Q3都與電路輸入柵極連接。第一中間分支IGFETQ2的源極與邏輯1,V1(2.5V)源電壓連接。第一中間分支IGFETQ2的漏極與第二中間分支IGFETQ3的源極連接。第二中間分支IGFETQ3的漏極與電路輸出連接。第一中間分支IGFETQ2是一個P溝道耗盡型IGFET，它具有4.25伏的絕對電壓(2.50伏源電壓(V1)加1.75伏柵電壓(VGS(TH)))。由于第一中間分支IGFETQ2是一個P溝道耗盡型IGFET，所以僅對其絕對閾值之下的柵電壓，源電壓才傳送到漏極。對于第一中間分支IGFETQ2的漏極，邏輯1的電路輸入V1(2.5V)在其4.25伏的絕對閾值之下，并且第一中間分支IGFET不把其源極的電壓傳到其漏極。對于邏輯1的電路輸入V1(2.5V)，第一中間分支IGFETQ2把邏輯1,V1(2.5V)傳送到其漏極和第二中間分支IGFETQ3的源極。第二中間分支IGFETQ3是一個N溝道耗盡型IGFET，它具有0.75伏的絕對電壓(2.50伏源電壓(V1)加(-1.75)伏柵電壓(VGS(TH)))。邏輯1，V1(2.5V)源電壓通過第一中間分支IGFETQ2的漏極，應(yīng)用于第二中間分支IGFETQ3。由于第二中間分支IGFETQ3是一個N溝道耗盡型IGFET，所以僅對其絕對閾值之上的柵電壓，源電壓才傳送到漏極。對于第二中間分支IGFETQ3的柵極，邏輯1的電路輸入V1(2.5V)在其0.75伏的絕對閾值之下，并且第二中間分支IGFETQ3不把其源極的電壓傳到其漏極和電路輸出。對于邏輯1的電路輸入V1(2.5V)，第二中間分支IGFETQ3不把邏輯1，V1(2.5V)傳送到其漏極和電路輸出。對于邏輯1的電路輸入V1(2.5V)，中間IGFET分支傳送邏輯1的電路輸出V1(2.5V)。頂部IGFETQ1是一個P溝道增強型IGFET，它具有1.75伏的絕對閾值(5伏源電壓(V2)加(-3.25)伏柵電壓(VGS(TH))。由于頂部IGFETQ1是一個P溝道增強型IGFET，所以僅對其絕對閾值之下的柵電壓，源電壓才傳送到漏極。對于頂部IGFETQ1的柵極，邏輯1的電路輸入V1(2.5V)在其1.75伏的絕對閾值之上。頂部IGFETQ1不把其源極的電壓(邏輯2,V2,5V)傳送到漏極和電路輸出。對于邏輯1的電路輸出V1(2.5V)，頂部IGFETQ1不傳送邏輯電路輸出。由以上所述，可見對于邏輯1的電路輸入V1(2.5V),F210電路作出響應(yīng)，傳送邏輯1輸出V1(2.5V)。僅有中間IGFET分支把其源電壓傳送到電路的輸出，以對邏輯1輸入為電路提供其邏輯1輸出。中間IGFET分支的柵輸入電壓在第一中間分支IGFETQ2的絕對閾值之下，并且在第二中間分支IGFETQ3的絕對閾值之上。由于兩個中間分支IGFETQ2、Q3都把它們的源電壓傳送到它們的漏極，所以中間分支把其邏輯1的源電壓V1(2.5V)傳送到電路輸出。底部IGFETQ4不把信號電壓傳送到電路輸出。底部IGFETQ4不把其邏輯0的源電壓V0(0V)傳送到其漏極和電路輸出，因為邏輯1的電路輸入V1(2.5V)在其3.25伏的絕對閾值之下。頂部IGFETQ1不把信號電壓傳送到電路輸出。頂部IGFETQ1不把其邏輯2的源電壓V2(5V)傳送到其漏極和電路輸出，因為邏輯1的電路輸入V1(2.5V)在其1.75伏的絕對閾值之上。對于邏輯1輸入，F(xiàn)210電路傳送邏輯1輸出。對F210基-1補碼器電路的邏輯2輸入如下。對于邏輯2的電路輸入V2(5V),5伏的輸入傳送到所有IGFET的柵極頂部IGFETQ1、中間IGFET分支和底部IGFETQ4，中間IGFET分支具有其第一和第二中間分支IGFETQ2、Q3。底部IGFETQ4是一個N溝道增強型IGFET，它具有3.25伏的絕對閾值(0伏源電壓(V0)加3.25伏柵電壓(VGS(TH)))。由于底部IGFETQ4是一個N溝道增強型IGFET，所以僅對其絕對閾值之上的柵電壓，源電壓才傳送到漏極。對于底部IGFETQ4的柵極，邏輯2的電路輸入V2(5V)在其3.25伏的絕對閾值之上，并且底部IGFETQ4把其源極的電壓傳送到其漏極和電路輸出。對于邏輯2的電路輸入V2(5V)，底部IGFETQ4傳送邏輯0的電路輸出V0(0V)。中間IGFET分支具有兩個IGFETQ2、Q3，它們串聯(lián)連接在邏輯1,V1(2.5V)源電壓與電路輸出之間。中間分支IGFETQ2、Q3兩者都與電路輸入柵極連接。第一中間分支IGFETQ2的源極與邏輯1,V1(2.5V)源電壓連接。第一中間分支IGFETQ2的漏極與第二中間分支IGFETQ3的源極連接。第二中間分支IGFETQ3的漏極與電路輸出連接。第一中間分支IGFETQ2是一個P溝道耗盡型IGFET，它具有4.25伏的絕對電壓(2.50伏源電壓(V1)加1.75伏柵電壓(VGS(TH)))。由于第一中間分支IGFETQ2是一個P溝道耗盡型IGFET，所以僅對其絕對閾值之下的柵電壓，源電壓才傳送到漏極。對于第一中間分支IGFETQ2的漏極，邏輯2的電路輸入V2(5V)在其4.25伏的絕對閾值之上，并且第一中間分支IGFETQ2不把其源極的電壓傳到其漏極。對于邏輯2的電路輸入V2(5V)，第一中間分支IGFETQ2不把邏輯1,V1(2.5V)傳送到其漏極和第二中間分支IGFETQ3的源極。第二中間分支IGFETQ3是一個N溝道耗盡型IGFET，它具有0.75伏的絕對閾值(2.50伏源電壓(V1)加(-1.75)伏柵電壓(VGS(TH)))。因為第一中間分支IGFETQ2的柵輸入電壓在其絕對閾值之上，所以邏輯1，V1(2.5V)源電壓沒有通過第一中間分支IGFETQ2的漏極，應(yīng)用于第二中間分支IGFETQ3。由于第二中間分支IGFETQ3是一個N溝道耗盡型IGFET，所以僅對其絕對閾值之上的柵電壓，源電壓才傳送到漏極。對于第二中間分支IGFETQ3的柵極，邏輯2的電路輸入V2(5V)在其0.75伏的絕對閾值之上，并且第二中間分支IGFETQ3將不把其源極的電壓傳到其漏極和電路輸出。然而，由于第二中間分支IGFETQ3沒有源電壓，所以無電壓傳送到第二中間分支IGFETQ3的漏極和電路輸出。對于邏輯2的電路輸入V2(5V)，第二中間分支IGFETQ3不傳送電路輸出。對于邏輯2的電路輸入V2(5V)，中間IGFET分支不傳送電路輸出。頂部IGFETQ1是一個P溝道增強型IGFET，它具有1.75伏的絕對閾值(5伏源電壓(V2)加(-3.25)伏柵電壓(VGS(TH)))。由于頂部IGFETQ1是一個P溝道增強型IGFET，所以僅對其絕對閾值之下的柵電壓，源電壓才傳送到漏極。對于頂部IGFETQ1的柵極，邏輯2的電路輸入V2(5V)在其1.75伏的絕對閾值之上。頂部IGFETQ1不把其源極的電壓(邏輯2,V2，5V)傳送到漏極和電路輸出。對于邏輯2的電路輸入V2(5V)，頂部IGFETQ1不傳送電路輸出。由以上所述，可見對于邏輯2的電路輸入V2(5V),F210電路作出響應(yīng)，傳送邏輯0輸出V0(0V)。僅有底部IGFETQ4把其源電壓傳送到電路的輸出，以對邏輯2輸入為電路提供其邏輯0輸出。底部IGFETQ4的柵輸入電壓在其絕對閾值之上，因此底部IGFETQ4把其邏輯0的源電壓V0(0V)傳送到電路輸出。中間IGFET分支不把信號電壓傳送到電路輸出。由于柵輸入電壓在其絕對閾值之上，所以第一中間分支IGFETQ2不把其源電壓邏輯1，V1(2.5V)傳送到其漏極。由于第二中間分支IGFETQ3的柵輸入電壓在其絕對閾值之下，所以第二中間分支IGFETQ3將把其源電壓傳送到其漏極。然而，由于在第二中間IGFETQ3的源極無電壓，所以對電路輸出沒有影響。第一中間分支IGFETQ2防止了邏輯1，V1(2.5V)信號電壓傳送到第二中間分支IGFETQ3和電路輸出。頂部IGFETQ1不把信號電壓傳送到電路輸出。頂部IGFETQ1不把其邏輯2的源電壓V2(5V)傳送到其漏極和電路輸出，因為邏輯2的電路輸入V2(5V)在其1.75伏的絕對閾值之上。對于邏輯2輸入，F(xiàn)210電路傳送邏輯0輸出。在F210電路中，對于邏輯0電路輸入V0(0V)，頂部IGFETQ1傳送邏輯2電路輸出V2(5V)；對于邏輯1電路輸入V1(2.5V)，具有其第一和第二IGFETQ2、Q3的中間IGFET分支傳送邏輯1電路輸出V1(2.5V)；以及對于邏輯2電路輸入V2(5V)，底部IGFETQ4傳送邏輯0電路輸出V0(0V)。這三個IGFET分支各自僅對邏輯輸入的一個值做出響應(yīng)，傳送電路輸出。以上所述對F210三進制OPF的分析可以引導(dǎo)為任何SUS-LOC電路。通過分析輸入電壓、源電壓和柵閾值電壓(VGS(TH))，能確定任何SUS-LOCOPF電路的響應(yīng)特性。這個過程也可以擴展到多位功能。多位功能這里敘述三進制多位功能(MPF)，對二進制和五進制(基5)作些參考。任何基的MPF能用SUS-LOC結(jié)構(gòu)實現(xiàn)。例如，表N示出了基2的“兩位功能”。有非常多可能的兩位功能。對于基2，可能的兩位功能的數(shù)是十六(16或24)。對于基2到9，數(shù)大于1077。對于基10本身，兩位功能的數(shù)是10100。一個MPF實質(zhì)上是相同基的兩個或多個一位功能的組合。雖然單多位功能可能，但是單多位功能之內(nèi)的基的組合較為先進和復(fù)雜。一個MPF的各輸入是用于形成MPF的一個或多個一位功能的輸入。各一位功能的分支安排為與其他OPF的相似分支串聯(lián)、并聯(lián)或串并聯(lián)傳導(dǎo)，以形成復(fù)合分支。相似分支是那些對于給定的輸入邏輯電平組合，把輸出端與相同邏輯電平功率源連接的分支。每個MPF，無論其位數(shù)和基數(shù)多少，都響應(yīng)其通過所有可能的輸入邏輯電平的組合循環(huán)的輸入，產(chǎn)生唯一的輸出序列。三進制邏輯系統(tǒng)包含19,683(39)個可能的兩位功能，各由9個輸入組合。這是二進制兩位功能的輸入狀態(tài)數(shù)的2.25倍。然而，并不是給定基和位數(shù)的所有可能的MPF都有用。MPF的集包含r個連續(xù)功能，和可簡化為較少位的功能，或可簡化為較低基的功能，或兩種情況都存在的那些功能。當(dāng)基大于2時，有可能對功能的位數(shù)和/或基數(shù)簡化。下表N示出了二進制系統(tǒng)的十六個二位功能。表N如表N所示，有些功能具有熟悉的名字，例如“異OR”和“NAND”門。如前所述，有r個連續(xù)功能。對于二進制情況，有2個0號和15號。具有可簡化為較少位的功能3號、5號、10號和12號。如果使標記逆向，鏡像功能表示為2號(它是4的鏡像)和11(它是13的鏡像)。對于任何基和任何位數(shù)的MPF，情況也是如此。在這種情況下使用二進制，提供一種表示由任何基的所有MPF所共享的特性的有用方式。以下敘述用文本和圖解兩者識別MPF的試探性方法。這些方法是試探性的，因為隨著r值邏輯和SUS-LOC結(jié)構(gòu)的進一步發(fā)展，預(yù)期發(fā)生各種改進和/或變化。當(dāng)文本地參考MPF時，功能的縮寫名字(假定功能已經(jīng)命名)用預(yù)期功能的基寫下標。例如，三進制CGOR稱為“CGOR3”，而五進制GOR稱為“GOR5”。如果省略了下標基，那么這里假定為基3。二進制功能使用它們當(dāng)前與已確定的慣例一致的名字。識別的一個選擇方法是對功能編號，并且對于識別和分類使用功能的編號。編號可以通過對功能的卡諾圖中各輸出位置分配基的冪來執(zhí)行。具有混合基的功能是可能的。表O示出了對于三進制邏輯，3的冪的分配。表OGAND3的卡諾圖(圖134)在表P中用該編號法所使用的3的冪來表示。對3的各個冪的值合計，得到GAND3的編碼，它是三進制兩位功能碼113。表PMPF的基本符號示于圖112。圖113表示了GAND門的符號，它在為功能的基保留的位置處設(shè)置了“r”。GOR3門的符號示于圖114。當(dāng)省略下標基時，那么假定為基3。二進制功能使用它們當(dāng)前具有注釋或圖注的符號，指示功能的適當(dāng)接口所要求的SUS-LOC實現(xiàn)。其他r值邏輯符號將隨著基于SUS-LOC結(jié)構(gòu)的r值邏輯的發(fā)展而同時發(fā)展。如前所述，有19,683個可能的三進制兩位功能，并且19,632個是有用的。然而，當(dāng)交換輸入標記時，有些重復(fù)和/或鏡像。在19,632個三進制兩位功能中，這里僅敘述幾個，以提供SUS-LOC的操作和實用的有關(guān)例子。門中有些具有二進制類似，而有些無單門二進制解或類似。這里敘述與周知的二進制NAND、NOR和XOR類似的門。還敘述五進制邏輯功能，以主要表示能合成任何基的邏輯功能。使用基5可能有某些優(yōu)點。并且，三進制和五進制電路的設(shè)計參數(shù)示于表Q，具有根據(jù)標準CMOS參數(shù)表示的二進制功能的參數(shù)。表Q因為MPF實質(zhì)上是相同基的兩個或多個一位功能的組合，所以CGOR和CGAND門提供示例電路，通過該示例電路可以表示形成MPF的OPF的組合。在圖115至圖117，圖118至圖120，圖121至圖123，和圖124至圖126中，分別表示了CGOR3，CGAND3，CGOR5和CGAND5的示意圖、符號和卡諾圖。而且，幻象表示擴展三進值門所要求的元件。對應(yīng)五進制門的擴展用類似方法實現(xiàn)。CGOR3和CGAND3門由每個輸入項一個基3基-1補碼器構(gòu)成，各補碼器的類似分支根據(jù)需要串聯(lián)、并聯(lián)或串并聯(lián)設(shè)置，以實現(xiàn)CGOR或CGAND的邏輯功能。圖115和圖118表示一個補碼器由Q2、Q4、Q6和Q7構(gòu)成，而另一個補碼器由Q1、Q3、Q5和Q8構(gòu)成。CGORr與CGANDr之間的不同是哪個復(fù)合分支(由終端分支構(gòu)成)串聯(lián)連接，及哪個并聯(lián)連接；以及對于中間分支所形成的復(fù)合分支，哪種溝道類型形成其串聯(lián)部分，及哪種溝道類型形成其并聯(lián)部分。在圖115中，串聯(lián)布置的類似分支看作由Q1和Q2組成的終端分支所形成的復(fù)合分支。并聯(lián)布置的類似分支看作由Q7和Q8組成的終端分支所形成的復(fù)合分支。串聯(lián)/并聯(lián)布置的類似分支看作由中間分支所形成的復(fù)合支路，這些中間分支由串聯(lián)Q3和Q4與并聯(lián)Q5和Q6串聯(lián)布置組成。圖115與圖118的比較揭示了CGOR3與CGAND3之間的不同。CGAND3的示意圖表示并聯(lián)和串聯(lián)終端分支倒置，并且串聯(lián)/并聯(lián)復(fù)合分支之內(nèi)的溝道類型倒置。關(guān)于圖115的CGOR3電路，應(yīng)該注意當(dāng)輸入A為0時，輸出C遵循輸入B的補碼。還應(yīng)該注意當(dāng)輸入A為2時，對任意輸入B，輸出C為0。由于輸入A和B可以互換，所以相反也為真(用輸入B代替輸入A，反之亦然)。CGOR電路的電路元件是耗盡型FET和增強型FET的混合。一組N溝道增強型FET起中介作用，把V0傳送到輸出C，以控制V0輸出。一組結(jié)合的P溝道耗盡型FET和N溝道耗盡型FET起中介作用，把V1傳送到輸出C，以控制V1輸出。一組P溝道增強型FET起中介作用，把V2傳送到輸出C，以控制V2輸出。這些組FET用作識別輸入，以便控制和產(chǎn)生CGOR電路的適當(dāng)輸出。如圖115所示，V0通過并聯(lián)連接的N溝道增強型FET與輸出C連接。對各輸入有一個對應(yīng)的N溝道增強型FET，并且各輸入的信號與對應(yīng)的FET的柵極連接。FET并聯(lián)連接，以便FET中僅有一個必須傳導(dǎo)，以使V0的信號傳送到輸出C。所有V0FET的VGSon是3.25伏(產(chǎn)生3.25伏的絕對柵閾值電壓)，以便使V0的信號傳送到輸出C，輸入A或B必須在V2。當(dāng)輸入A或B為2時，這樣對應(yīng)于輸出C的真表值。當(dāng)輸入A和輸入B兩者都為邏輯電平1或之下時，V0的信號不由Q7或Q8傳送到輸出C。兩組相交電路起中介作用，把V1傳送到輸出C。第一電路結(jié)構(gòu)是一組P溝道耗盡型FET，與1.75伏的柵閾值電壓VGSoff(產(chǎn)生4.25伏的絕對柵閾值電壓)串聯(lián)連接。第二電路結(jié)構(gòu)是一組N溝道耗盡型FET，與-1.75伏的柵閾值電壓VGSoff(產(chǎn)生0.75伏的絕對柵閾值電壓)并聯(lián)連接。兩個電路結(jié)構(gòu)相互串聯(lián)連接，以便第一電路結(jié)構(gòu)的輸出在達到輸出C之前，必須通過第二電路結(jié)構(gòu)。兩個電路結(jié)構(gòu)的FETQ4和Q5都與輸入A柵極連接。FETQ3和Q6與輸入B柵極連接。對于具有附加輸入的CGOR電路，兩個電路結(jié)構(gòu)的對應(yīng)FET與它們對應(yīng)的輸入柵極連接。當(dāng)輸入A或輸入B為邏輯電平2(或邏輯電平1之上)時，具有其P溝道耗盡型FETQ3、Q4的第一電路結(jié)構(gòu)用作防止V1傳送到輸出C。由于Q3、Q4串聯(lián)連接，所以在第一電路結(jié)構(gòu)的任何FET上的任何邏輯電平2的輸入都用作防止V1傳送到輸出C。僅當(dāng)輸入A和B都是邏輯電平1或之下時，第一電路結(jié)構(gòu)的FET才把V1傳導(dǎo)到第二電路結(jié)構(gòu)。當(dāng)輸入A或輸入B為邏輯電平1或之上時，具有其N溝道耗盡型FETQ5、Q6的第二電路結(jié)構(gòu)用作允許V1傳送到輸出C。由于FET并聯(lián)連接，所以從任何輸入(A,B,n…)中邏輯電平1或之上的任何輸入，都允許從第一P溝道耗盡型電路結(jié)構(gòu)把V1傳送到輸出C。第二電路結(jié)構(gòu)具有一組N溝道耗盡型FETQ5、Q6，它們與-1.75伏的閾值電壓(產(chǎn)生0.75伏的絕對柵閾值電壓)并聯(lián)連接。如果輸入A或輸入B為邏輯1或之上，第二電路結(jié)構(gòu)的至少一個FET將置于其傳導(dǎo)方式，以便第一電路結(jié)構(gòu)的輸出傳送到輸出C。如果輸入A和輸入B兩者都為邏輯電平0，第二電路結(jié)構(gòu)中沒有FET置于其傳導(dǎo)方式，并且第一電路結(jié)構(gòu)無輸出傳送到輸出C。這樣，對于輸入A和B兩者都為邏輯電平0，第二電路結(jié)構(gòu)防止了V1傳送到輸出C。于是對于輸入A和B兩者都在邏輯電平0,CGOR電路的電路響應(yīng)僅由與V2關(guān)聯(lián)的串聯(lián)電路傳遞。僅當(dāng)輸入A和B兩者都為邏輯電平1或之下時，第一電路結(jié)構(gòu)的FETQ3、Q4才把V1傳導(dǎo)到第二電路結(jié)構(gòu)。當(dāng)輸入A和B兩者都為邏輯電平0時，與V1連接的第一電路結(jié)構(gòu)將把V1傳導(dǎo)到串聯(lián)連接的P溝道耗盡型FETQ3、Q4的終端。雖然對于輸入A和B兩者都在0,電路應(yīng)該僅在輸出C以V2作出響應(yīng)，但是如果保留未受制止，將出現(xiàn)異常情況，其中V1和V2兩者都將傳送到輸出C。對于輸入A和B兩者都在0，為了制止V1傳送到輸出C，并聯(lián)N溝道耗盡型FETQ5、Q6的第二電路結(jié)構(gòu)與第一電路結(jié)構(gòu)串聯(lián)連接。當(dāng)輸入A和輸入B兩者都為V0時，CGOR電路的輸出為V2。V2源信號通過P溝道增強型FETQ1、Q2與輸出C連接，F(xiàn)ETQ1、Q2一起傳遞V2電路響應(yīng)。對各輸入有一個對應(yīng)的P溝道增強型FET，并且各輸入的信號與對應(yīng)的FET的柵極連接。FET相互串聯(lián)連接，以便為了把V2源電壓傳送到輸出C，所有FET必須都傳導(dǎo)。所有FET的VGSon為-3.25伏(產(chǎn)生1.75伏的絕對柵閾值電壓)，以便為了把V2信號傳送到輸出C，輸入A和B兩者都必須為V0。這種情況對應(yīng)于當(dāng)輸入A和B兩者都為邏輯電平0時，輸出C的真表值。當(dāng)輸入A或B在邏輯電平0之上時，無V2信號傳送到輸出C。CGOR電路能擴展為處理任何輸入數(shù)。一個這樣的可能第三輸入表示為輸入“n”，該要求的附加電路在圖115中用幻象表示。該附加要求電路符合CGOR電路的總體電路，對兩輸入CGOR電路所提出的電路圖形，例如對以上輸入A和B所提出的電路圖形進行擴展。對于CGOR電路所要求的各附加輸入，要求對各CGOR電路子結(jié)構(gòu)有一個附加FET。為了傳遞V0輸出，一個附加N溝道耗盡型FET與對應(yīng)于輸入A和B以傳遞V0輸出的FET并聯(lián)連接。為了傳遞V1輸出，對第一串聯(lián)電路結(jié)構(gòu)和第二并聯(lián)電路結(jié)構(gòu)兩者都要求一個附加類似FET。一個附加P溝道耗盡型FET與第一電路結(jié)構(gòu)的其他FET串聯(lián)連接，并且一個附加N溝道耗盡型FET與第二電路結(jié)構(gòu)的其他FET并聯(lián)連接。為了傳遞V2輸出，一個附加P溝道增強型FET與對應(yīng)于輸入A和B以傳遞V2輸出的FET串聯(lián)連接。附加FET的柵輸入與對應(yīng)的附加輸入連接。即使對于附加的更多輸入，CGOR電路的響應(yīng)特性也保持如表C的真表值一般所示。應(yīng)該注意CGOR電路怎樣與一位功能電路的F210基-1補碼器電路(圖95)類似。通過移去與輸入B關(guān)聯(lián)的電路，CGOR電路變成F210基-1補碼器電路。并且，應(yīng)該注意電路的串并聯(lián)性質(zhì)。把V0傳送到輸出C的CGOR電路的那部分為并聯(lián)，傳送V2的部分為串聯(lián)，而傳送V1的部分具有一個與并聯(lián)部分串聯(lián)的串聯(lián)部分。下表表示對于不同的A和B輸入，個別晶體管Qn的響應(yīng)。那些保留空白的表輸入項指示輸入不控制該晶體管Qn。對于圖118的CGAND3電路，應(yīng)該注意當(dāng)輸入A為0時，輸出C總為2。還應(yīng)該注意當(dāng)輸入A為2時，輸出C遵循輸入B的補碼。由于輸入A和B可互換，相反也為真(用輸入B代替A，反之亦然)。一般來說，CGAND電路在響應(yīng)和結(jié)構(gòu)兩方面是CGOR電路的補充。在CGOR電路使用并聯(lián)FET，以把V0傳遞到輸出C的場合，CGAND電路使用串聯(lián)FET。在CGOR電路使用串聯(lián)P溝道耗盡型FET和并聯(lián)N溝道耗盡型FET，以把V1傳遞到輸出C的場合，CGAND電路使用串聯(lián)N溝道耗盡型FET和并聯(lián)P溝道耗盡型FET。在CGOR電路使用串聯(lián)FET，以把V2傳遞到輸出C的場合，CGAND電路使用并聯(lián)FET。通過檢查圖115和圖118的電路示意圖，以及圖117和圖120的真值表，可見補充CGOR電路的CGAND電路的其他特點。如同CGOR電路那樣，CGAND電路的電路元件是耗盡型FET和增強型FTE的混合。一組N溝道增強型FET起中介作用，把V0傳送到輸出C，以控制V0輸出。一組結(jié)合的N溝道耗盡型FET和P溝道耗盡型FET起中介作用，把V1傳送到輸出C，以控制V1輸出。一組P溝道增強型FET起中介作用，把V2傳送到輸出C，以控制V2輸出。這些組FET用作識別輸入，以便控制和產(chǎn)生CGAND電路的適當(dāng)輸出。如圖118所示，V0通過串聯(lián)連接的N溝道增強型FETQ7、Q8與輸出C連接。當(dāng)所有輸入為V2時，CGAND電路的輸出為V0。對各輸入有一個對應(yīng)的N溝道增強型FET，并且各輸入的信號與對應(yīng)的FET的柵極連接。各FET與V0輸出電路組的另外串聯(lián)連接的FET關(guān)聯(lián)，傳遞V0電路響應(yīng)。FET串聯(lián)連接，以便所有FET都必須傳導(dǎo)，以使V0的信號傳送到輸出C。所有FET的VGSon是3.25伏(產(chǎn)生3.25伏的絕對柵閾值電壓)，以便使V0的信號傳送到輸出C，所有輸入A和B兩者都必須在V2。當(dāng)輸入A和輸入B兩者都為2時，這樣對應(yīng)于輸出C的真值表值。當(dāng)輸入A或輸入B為邏輯電平2之下時，無V0信號傳送到輸出C。兩組相交電路結(jié)構(gòu)起中介作用，把V1傳送到輸出C。第一電路結(jié)構(gòu)是一組N溝道耗盡型FETQ3、Q4，與-1.75伏的柵閾值電壓VGSoff(產(chǎn)生0.75伏的絕對柵閾值電壓)串聯(lián)連接。第二電路結(jié)構(gòu)是一組P溝道耗盡型FETQ5、Q6，與+1.75伏的柵閾值VGSoff(產(chǎn)生4.25伏的絕對柵閾值電壓)并聯(lián)連接。兩個電路結(jié)構(gòu)相互串聯(lián)連接，以便第一串聯(lián)電路結(jié)構(gòu)的輸出在達到輸出C之前，必須通過第二并聯(lián)電路結(jié)構(gòu)。兩個電路結(jié)構(gòu)兩者的一個FET都與輸入A柵極連接。兩個電路結(jié)構(gòu)兩者的一個FET都與輸入B柵極連接。當(dāng)輸入A或輸入B為邏輯電平0(或邏輯電平1之下)時，具有其N溝道耗盡型FETQ3、Q4的第一電路結(jié)構(gòu)用作防止V1傳送到輸出C。由于FETQ3、Q4串聯(lián)連接，所以在第一電路結(jié)構(gòu)的任何FET上的任何邏輯電平0輸入用作防止V1傳送到輸出C。僅當(dāng)輸入A和B兩者都為邏輯電平1或之上時，第一電路結(jié)構(gòu)的FETQ3、Q4才把V1傳導(dǎo)到第二電路結(jié)構(gòu)。當(dāng)輸入A或輸入B為邏輯電平1或之下時，具有其P溝道耗盡型FETQ5、Q6的第二電路結(jié)構(gòu)用作允許把V1傳送到輸出C。由于FET并聯(lián)連接，所以從任何輸入(A,B,n…)中邏輯電平1或之上的任何輸入，允許從第一N溝道耗盡型電路結(jié)構(gòu)把V1傳送到輸出C。第二V1電路結(jié)構(gòu)具有一組P溝道耗盡型FETQ5、Q6，它們與1.75伏的閾值電壓VGSoff(產(chǎn)生4.25伏的絕對柵閾值電壓)并聯(lián)連接。如果輸入A或輸入B為邏輯1或之下，第二電路結(jié)構(gòu)的至少一個FET將置于其傳導(dǎo)方式，以便第一電路結(jié)構(gòu)的輸出傳送到輸出C。如果輸入A和輸入B兩者都為邏輯電平2，第二電路結(jié)構(gòu)中沒有FET置于其傳導(dǎo)方式，并且第一電路結(jié)構(gòu)無輸出傳送到輸出C。這樣，對于輸入A和B兩者都為邏輯電平2，第二電路結(jié)構(gòu)防止了V1傳送到輸出C。于是對于輸入A和B兩者都在邏輯電平2，CGAND電路的電路響應(yīng)僅由與V0關(guān)聯(lián)的串聯(lián)電路傳遞。當(dāng)輸入A和B兩者都為邏輯電平2時，與V1連接的第一電路結(jié)構(gòu)將把V1傳導(dǎo)到串聯(lián)連接的N溝道耗盡型FETQ3、Q4的終端。雖然對于輸入A和B兩者都在2，電路應(yīng)該僅在輸出C以V0作出響應(yīng)，但是如果保留未受制止，將出現(xiàn)異常情況，其中V1和V2兩者都將傳送到輸出C。對于輸入A和B兩者都在2，為了制止V1傳送到輸出C，并聯(lián)P溝道耗盡型FETQ5、Q6的第二電路結(jié)構(gòu)與第一電路結(jié)構(gòu)串聯(lián)連接。當(dāng)輸入A或輸入B為V0時，CGAND電路的輸出為V2。V2通過并聯(lián)連接的P溝道增強型FETQ1、Q2與輸出C連接，并且為了把V2傳送到輸出C，僅有一個必須由其柵極輸入置于傳導(dǎo)方式。對各輸入有一個對應(yīng)的P溝道增強型FET，并且各輸入的信號與對應(yīng)的FET的柵極連接。所有FET的VGSon為-3.25伏(產(chǎn)生1.75伏的絕對柵閾值電壓)，以便為了把V2信號傳送到輸出C，任一輸入A或B必須為V0。這種情況對應(yīng)于當(dāng)輸入A或B為邏輯電平0時，輸出C的真表值。當(dāng)輸入A和B兩者都在邏輯電平0之上時，無V2信號傳送到輸出C。CGAND電路能擴展為處理任何輸入數(shù)。一個這樣的可能第三輸入表示為輸入“n”，具有圖118中幻象所示的附加要求電路。該附加要求電路符合CGAND電路的總體電路，對兩輸入CGAND電路所提出的電路圖形，例如對以上輸入A和B所提出的電路圖形進行擴展。對于CGAND電路所要求的各附加輸入，要求對各CGAND電路子結(jié)構(gòu)有一個附加FET。為了傳遞V0輸出，一個附加N溝道增強型FET與對應(yīng)于輸入A和B以傳遞V0輸出的FET串聯(lián)連接。為了傳遞V1輸出，對第一串聯(lián)電路結(jié)構(gòu)和第二并聯(lián)電路結(jié)構(gòu)兩者都要求一個附加類似FET。一個附加N溝道耗盡型FET與第一電路結(jié)構(gòu)的其他FET串聯(lián)連接，并且一個附加P溝道耗盡型FET與第二電路結(jié)構(gòu)的其他FET并聯(lián)連接。為了傳遞V2輸出，一個附加P溝道增強型FET與原始并聯(lián)連接的FET并聯(lián)連接，并與輸出C連接，該FET的源極在V2，而其柵極與其對應(yīng)的輸入連接。即使對于附加更多輸入，CGAND的響應(yīng)特性也保持如圖120的真表值一般所示那樣相同。應(yīng)該注意CGAND電路怎樣與一位功能電路的F210基-1補碼器電路(圖95)類似。通過移去與輸入B關(guān)聯(lián)的電路，CGAND電路變成F210基-1補碼器電路。并且，應(yīng)該注意電路的串并聯(lián)性質(zhì)。把V0傳送到輸出C的CGAND電路的那部分為串聯(lián)，傳送V2的部分為并聯(lián)，而傳送V1的部分具有一個與并聯(lián)部分串聯(lián)的串聯(lián)部分。在CGAND電路到CGOR電路中存在類似處。檢查兩個電路示意圖(圖118和圖115)，表示了結(jié)構(gòu)方面的不同，它導(dǎo)致兩個電路的不同操作特性。下表表示對于不同的A和B輸入，個別晶體管Qn的響應(yīng)。那些保留空白的表輸入項指示輸入不控制該晶體管Qn。非補碼邏輯電路也可通過SUS-LOC實現(xiàn)。由于目前可用開關(guān)的操作方式的原因，如上所示，考慮非逆向序列，單級電路的輸出電壓必須以電路的輸入電壓的相對方向移動。因此MPF的基本單級功能產(chǎn)生補碼或轉(zhuǎn)換輸出，以便避免異常通路。為了獲得一個邏輯功能，其輸出不是其輸入的補碼或逆向序列，有必要附加基-1補碼器或另外一位功能。為了產(chǎn)生不是功能的輸入的補碼或逆向的邏輯電平，這是大多數(shù)MPF的情況。SUS-LOG的這個品質(zhì)不取決于基，并且由于開關(guān)操作引起。如果這樣的開關(guān)不易受到反向偏置，能省略防止這樣的反向偏置的附加OPF。另外，SUS-LOC邏輯電路結(jié)構(gòu)的這個固有特點指示組合電路的適當(dāng)規(guī)劃和設(shè)計是必要的，以保證具有最小元件、較低功率要求和較短傳播延遲時間的最佳設(shè)計。非補碼邏輯的一例是圖127和圖128分別所示的二進制NAND與AND門的CMOS實現(xiàn)之間的不同。注意AND門實際上是加有反相器的NAND門。為了形成非補碼或非轉(zhuǎn)換邏輯功能，簡單地對基本邏輯功能加一個基-1補碼器或另一個適當(dāng)基的OPF，作為一個前調(diào)節(jié)器或后調(diào)節(jié)器。這樣將產(chǎn)生希望的輸出序列。圖129至圖131和圖132至圖134分別所示的GOR3和GAND3通過這個后調(diào)節(jié)法實現(xiàn)。在這些電路中，對基本GOR3和GAND3門的輸出加以基-1補碼器。附加級對SUS-LOC電路添加附加級的過程和結(jié)果電路提供對SUS-LOC的構(gòu)造和設(shè)計的洞察。圖135表示兩項三進制∑門的SUS-LOC實現(xiàn)。項SUS-MOS指的是SUS-LOC的一個實施例，它使用具有專用源電壓的單向FET。例如用于SUS-LOC的那些FET對于P溝道和N溝道FET，分別從更正或負電壓取得它們的源。圖136至圖144表示∑門，對于輸入邏輯電平的九個組合中的各個，分別用粗線表示預(yù)期通路，而用點線表示異常通路。并且，圖136至圖144表示卡諾圖，幻象是未選擇的輸入和輸出位置。另外，所有異常通路示于表R。表RSUS-LOC∑異常通路因為SUS-LOC電路不考慮FET的源電極和漏電極由置于它們之上的電壓的大小或極性確定，所以如果用目前可得到的FET實際實現(xiàn)，則發(fā)生不希望有的傳導(dǎo)(或異常通路)。對于P溝道FET，源電極是兩個電極中的更正；對于N溝道FET，源極更負。因此，輸出電壓或邏輯電平能交換用于形成分支的FET的源極和漏極。當(dāng)SUS-LOC形成一種極好裝置，利用它可以實現(xiàn)多值邏輯時，必須以另一種方式解決專用源FET的明顯缺少。如下利用附加級所示，SUS-LOC提供這樣的方式。如果在SUS-MOS設(shè)計中使用目前可得到的FET，當(dāng)發(fā)生源/漏極交換時，輸入邏輯電平可能沒有足夠大小，以防止未選擇的分支傳導(dǎo)，并且產(chǎn)生異常通路。圖136表示分支2為異常通路，并且用于以下說明源/漏交換的例子。在A=0,B=0的輸入邏輯電平下，選擇的分支是分支9，它把邏輯0,V0，零伏傳導(dǎo)到輸出端，如圖136粗線所示。因為分支2也與輸出端連接，所以由分支9傳導(dǎo)的電壓置于一個P溝道增強型晶體管QB的漏極。在柵電壓為零下，因為QA起一個把QB的源極與V2，5伏連接的非常大的電阻器作用，所以QB偏置傳導(dǎo)。QB于是從輸出端把V0傳導(dǎo)到QA。因為QA是N溝道器件，并且由QB傳導(dǎo)的電壓(V0)比V2電源電壓更負，所以QA的源電極現(xiàn)在是與QB連接的電極。在0伏的“新”源電壓下，QA的輸入或柵電壓(A=O)不足夠低，以斷開QA，因為V0(A=O)不是QB的V0“源”之下的-1.75V。在QA的源/漏交換下，分支2把V2傳導(dǎo)到輸出端。在分支9和分支2兩者都傳導(dǎo)下，從V2到V0通過分支2和9的FET，有非常高的電流。這個異常通路還引起V2-V0/2的錯誤輸出電壓。同樣，分支3、5和6如下產(chǎn)生通路。在A=0,B=0輸入下，分支9把V0傳送到輸出及與輸出連接的所有分支(包括分支3,5和6)。對于分支3,V0輸出傳送到QD的漏極，QD是一個具有-1.75伏的柵閾值的N溝道耗盡型FET。由于它是一個N溝道FET，所以從置于其電極(那些在當(dāng)前條件下起源極和漏極作用的電極)的更負電壓取得它的源。由于V0小于V2，所以它成為QD的源，并且由于B=0(V0)不是V0之下的1.75伏，所以QD打開并傳導(dǎo)。對于QC，在QC的P溝道增強型FET(具有-3.25伏的柵閾值電壓)上，A=0的輸入打開QC，以便它把V2傳導(dǎo)到QD。當(dāng)A=0和B=0時，由于QC和QD兩者都打開，所以從分支3的V2源到分支9的V0源，有一個異常通路。對于分支5,V0輸出傳送到QG,QG是一個具有-0.75伏的柵閾值電壓的P溝道增強型FET。由于QG是一個P溝道FET，它從作用在其非輸入/非柵電極上的更正電壓取得其源。由于QG的另一側(cè)上的電壓是V1(直接傳導(dǎo)或通過QE和/或QF的關(guān)閉FET條件下的高電阻)，所以QG從V1取得其源電壓。由于B=0(V0)是V1之下的-0.75伏，所以當(dāng)A=0,B=0時，QG打開并把V0傳導(dǎo)QF。QF是一個具有-1.75伏柵閾值電壓的N溝道耗盡型FET。它從V1或V0中取得較小者，在本情況下為V0，作為其N溝道FET的源。由于QF取得其源V0，所以A=0的輸入(V0)不是V0之下的1.75伏。因此，QF打開并從其源極到漏極傳導(dǎo)。QE是一個具有1.75伏柵閾值電壓的P溝道耗盡型FET。由于QE是一個P溝道FET，所以它從V1或V0中取得較大者，在本情況下為V0，作為其源。由于A=0(V0)不是大于V1的1.75伏。所以QE打開并把V1從其源極傳導(dǎo)到漏極。由于所有三個FET(QE、QF和QG)都打開，所以分支5的電壓源V1傳導(dǎo)到輸出，同時分支9的源電壓(V0)也傳到輸出。如對于分支2類似地敘述，出現(xiàn)一個具有高電流和錯誤輸出電壓的異常通路。關(guān)于分支6，當(dāng)A=0,B=0時，發(fā)生類似情況。QJ是一個具有1.75伏的柵閾值電壓的P溝道耗盡型FET。由于QJ是一個P溝道FET，所以它從其非輸入/非柵電極中的任一更正取得其源。雖然QH和QI可以起非常大電阻器的作用，但是作為分支6的源的V1將作用在QJ電極中的一個上，分支9的V0輸出作用在另一個上。QJ于是取得V1和V0中更正者，在本情況下為V1，作為其源。在QJ上的B=0的輸入不是V1之上的1.75伏，并且QJ接通，從而把V0傳導(dǎo)回QI。QI是一個具有-1.75伏的柵閾值的N溝道耗盡型FET。V1施加其非輸入電極中的一個上，而V0(通過QJ)施加在另一個電極上。由于QI是N溝道FET，所以它取V1和V0中更正者，在本情況下為V0，作為其源。由于QI上的B=0的輸入不是V0之下的1.75伏，所以QI打開并把V0傳到QH。QH是一個具有0.75伏的柵閾值的P溝道增強型FET。由于是一個P溝道FET，所以它從V1或V0中取更正者，在本情況下為V1，作為其源。由于A=0的輸入是小于V1的0.75伏，所以QH接通，把V1傳送到(通過QI和QJ)輸出，同時具有分支9的V0輸出。如分支2那樣，出現(xiàn)一個具有對應(yīng)的高電流和錯誤輸出電壓的異常通路。如上所示，在SUS-LOC電路中會出現(xiàn)異常通路，這些SUS-LOC電路沒有考慮N和P溝道FET的特性，以分別取施加在它們的電極上的更負或更正電壓作為它們的源。隨著單向FET的發(fā)展，SUS-LOC的SUS-MOS實施例認為是SUS-LOC的非常有用和有利的實施例。然而，關(guān)于這一點，這樣的專用源(或單向)FET的明顯不可用性要求對用于SUS-LOC電路中的晶體管或開關(guān)作出適應(yīng)。圖138至圖144表示有關(guān)期望輸出和異常通路以及卡相關(guān)諾圖值。這些圖認為是足夠自說明性的，以便在評價FET傳導(dǎo)時，上述評價過程能適用于這些電路結(jié)構(gòu)。按同樣方式，可見在圖136至圖144和表R中，至少對于輸入邏輯電平的一個組合，所有九個分支變成一個異常通路。因為異常通路引起非常高的電流和不適當(dāng)?shù)妮敵鲞壿嬰娖剑员仨毑扇〈胧?，以防止異常通路發(fā)生。在SIGMA電路中能防止這樣的異常通路的方法和設(shè)計，適用于所有SUS-LOC電路。為了防止異常通路發(fā)生，要求一個附加單級OPF和/或晶體管替換，以保證各分支的各晶體管的適當(dāng)接通和斷開。這可以通過用兩個晶體管OPF替換一個分支晶體管完成，使其輸出驅(qū)動適當(dāng)傳導(dǎo)的晶體管的柵極。被替換的分支晶體管的絕對閾值電壓與它所傳導(dǎo)的電源電壓有關(guān)。絕對閾值電壓與電源或源電壓之間的不同是所述FET的柵閾值電壓VGS(TH)，因為絕對閾值電壓等于源電壓加?xùn)砰撝惦妷?。用作替換的一部分的OPF的晶體管中一個的閾值電壓，設(shè)定為被替換的晶體管的閾值的絕對電壓。形成OPF的另一個晶體管的閾值是被替換的晶體管的對應(yīng)補充閾值電壓。替換傳導(dǎo)晶體管的閾值應(yīng)該低，以幫助保持輸出的對稱性。圖145至圖152表示替換集，它們由單級OPF和傳導(dǎo)晶體管組成，對于三進制邏輯門，具有5V的Vr-1，2.5V的LSV(邏輯步進電壓)，和70％的OP，并且圖編號與表S所示的被替換的傳導(dǎo)晶體管有關(guān)。表S在表示替換集的圖中，被替換的晶體管的有關(guān)閾值電壓轉(zhuǎn)換為與V0或Vr-1有關(guān)的電壓，它等于被替換的晶體管的絕對閾值電壓。通過如此選擇這樣的閾值電壓，保存了電路的響應(yīng)特性(即FET接通和斷開的點)。例如，如果被替換的晶體管是P溝道耗盡型，它傳導(dǎo)以+1.75的閾值電壓傳導(dǎo)V1，該閾值電壓等同于4.25伏的絕對電壓，那么替換集OPF晶體管中的一個將具有一個等于4.25伏絕對電壓的有關(guān)閾值電壓。圖148表示這樣的替換集。在圖145至圖152中，用粗體表示被替換晶體管所傳導(dǎo)的重新計算的有關(guān)閾值電壓和電壓，并且在表S中列出。在表S的圖編號列中，不需要替換的晶體管具有文字“不需要”。表T表示根據(jù)源電壓(“傳導(dǎo)”)和型號對表S的排序。表T應(yīng)該注意，對于任何基的任何邏輯功能的分支中的晶體管，能設(shè)計和制造這樣的替換集。為了表示替換級的使用是功能性的，圖153表示用一個N溝道耗盡型晶體管的替換集，替換圖136中的分支2的QA，該晶體管具有-1.75的閾值電壓，并且傳導(dǎo)V2，邏輯2,5伏電壓，如圖146所示和表T所列。使用如上例相同的輸入條件，A=0,B=0，則分支9再次被選擇，并且把V0，邏輯0，0伏傳導(dǎo)到輸出端。QB的漏極與輸出端連接并且傳導(dǎo)，因為替換QA(QAR)起一個非常大電阻器作用，并且QB的柵電壓在其閾值電壓之下。在QB接通下，輸出電壓(V0)置于替換QA的漏極上。然而，和以上源/漏交換例子不同，通過分支2沒有異常通路。輸入A把電壓V0，邏輯0,0伏傳送到QOPF1和QOPF2的柵極。V0輸入超過QOPF1的閾值電壓，并且QOPF1把V2傳導(dǎo)到替換QA的柵極。QA保持斷開并且不傳導(dǎo)，因為QAR的輸入V2既不是V2(存在于替換QA的一個電極上)之下的0.75伏，也不是V0(存在于QAR的另一個電極上)之下的0.75伏。由于QAR是P型FET，所以作為最高電壓的V2源控制FETQA的源極。在QA斷開下，沒有通過分支2的異常通路。用其對應(yīng)的替換集(表T所示及圖145至圖152所示)替換經(jīng)歷源/漏交換(在一定的輸入對輸出條件下，引起分支成為異常通路)的各晶體管，保證異常通路不會發(fā)生。圖154a和圖154b表示兩個輸入三進制∑門，使所有經(jīng)歷源/漏交換的晶體管用對應(yīng)的替換集替換。結(jié)果是一個沒有異常通路的功能56晶體管兩輸入三進制∑門。因此，多值邏輯∑電路提供可以實現(xiàn)三進制加法的裝置。因為減少元件數(shù)總是希望的，所以對于能加以組合以減少元件數(shù)，以增加制造和電路響應(yīng)效率的共元件，檢查三進制∑。首先值得注意的共元件是替換集的OPF，例如用于分支2的OPF，它和用于分支4的OPF相同，并且用于分支3的OPF和用于分支4的另一個OPF相同。閾值電壓相同。于是對于A輸入有兩個同樣的OPF，并且對于B輸入有兩個同樣的OPF。因為分支2中的輸入AOPF的輸出和分支4中的輸入AOPF的輸出相同，所以僅要求一個OPF，以驅(qū)動兩個分支的傳導(dǎo)晶體管，并且相同情況對于輸入BOPF保持為真。OPF的這個共性可以在幾個分支中見到。通過僅使用每個輸入項的共OPF中的一個，并且把其輸出與該共OPF驅(qū)動的適當(dāng)晶體管連接，則要求較少的OPF。圖155a和圖155b表示分支2、3和4的輸入A和輸入BOPF的共OPF。圖156a和圖156b表示在分支1、5和6的共OPF結(jié)合之后的∑門。圖157a和圖157b表示在分支5、6和7的共OPF結(jié)合之后的∑門。并且圖158表示在分支5、6和9的共OPF結(jié)合之后的∑門。檢查圖158所示的電路，對于A或B輸入所驅(qū)動的共OPF的閾值電壓具有對稱性。與產(chǎn)生A2和A3信號的閾值電壓那樣，產(chǎn)生A1和A4信號的閾值電壓明顯地相互互換。對于B輸入的共OPF的閾值電壓，也可見到這個相同圖形。因為這種明顯的對稱性，給出一個表，表示邏輯0…r-1的A(B)輸入值，和對于各輸入值的四個OPF各自的輸出值，以幫助發(fā)現(xiàn)可能存在的任何圖形。這個表表示為表U。表U檢查四個OPF輸出序列，指示A1(B1)和A3(B3)輸出序列相同，而且A2(B2)和A4(B4)輸出序列也相同。對于012的輸入序列，A1(B1)和A3(B3)輸出序列是220，并且這樣匹配三進制一位功能F2203的輸出序列。對于012的輸入序列，A2(B2)和A4(B4)輸出序列是200，并且這樣匹配三進制一位功能F2003的輸出序列。因為A1(B1)和A3(B3)輸出序列匹配F2203的輸出序列，所以產(chǎn)生A1(B1)和A3(B3)信號的OPF能用一個單F2203來替換，以產(chǎn)生與圖158中標記為A1(B1)和A3(B3)的所有晶體管連接的A/220和B/220信號。類似地，產(chǎn)生A2(B2)和A4(B4)信號的兩個OPF能用一個單F2003來替換，以產(chǎn)生與圖158中標記為A2(B2)和A4(B4)的所有晶體管連接的A/200和B/200信號。圖159表示∑電路，分別用F2203和F2003OPF替換A1(B1)和A3(B3)，以及A2(B2)和A4(B4)，并且現(xiàn)在對晶體管編號。因此，各輸入至多需要兩個OPF一個F200和一個F220。在圖159的SIGMA電路中有32個FET，它們?nèi)渴窃鰪娦汀Ｔ跇?gòu)造SIGMA電路時，某些附加最優(yōu)化是可能的，包括重新布置，將允許輸出驅(qū)動器的FET用于替換OPF；減少手段，例如改變幾個閾值電壓，以對A和B輸入消除OPF中的一個或兩者；一種方式，用基-1補碼器或另一個具有較低動態(tài)功率消耗的OPF替換OPF，或簡單地減小電路的動態(tài)功率要求和元件數(shù)。當(dāng)A和B輸入邏輯電平兩者都為0，并且驅(qū)動它們的柵極的OPF的輸出邏輯電平為邏輯2時，分支9的晶體管Q23和Q24才接通。因此，這兩個晶體管的閾值電壓能增加到+3.25伏，以當(dāng)分支9接通或斷開時，減小動態(tài)功率要求。類似地，當(dāng)A/220或B/220信號為邏輯電平0時，分支2的Q5(由A/220信號驅(qū)動)和分支3的Q8(由B/220信號驅(qū)動)才接通。因此，Q5和Q7的閾值電壓的大小能增加到-3.25伏，而且當(dāng)分支2或3接通或斷開時，減小動態(tài)功率要求。對于分支7和8的Q18和Q22，能見到這種相同情況。這些閾值電壓也能增加到+3.25伏(圖160)。分支2和3的晶體管Q6和Q7分別由輸入B和A直接驅(qū)動，并且當(dāng)關(guān)聯(lián)輸入為邏輯電平0時，才接通，以傳導(dǎo)V2。僅當(dāng)輸入邏輯電平為0時，產(chǎn)生A/200和B/200信號的OPF的輸出才為邏輯電平2或V2，并且能用于替換這些分支晶體管，以對分支的另一個晶體管提供V2。為了實行這一點，分支2的Q5和Q6需要重新安排，以便由B輸入直接驅(qū)動的晶體管是從V2的串聯(lián)晶體管的第一個，好像分支3的Q7由A輸入直接驅(qū)動，并且是從V2的串聯(lián)晶體管的第一個(圖161)。與直接由輸入A和B驅(qū)動的分支2和3的晶體管類似，分支7和8的Q19和Q20由輸入A和B直接驅(qū)動。Q19和Q20各有+3.25的閾值，并且僅當(dāng)輸入為邏輯電平2時才接通，并且傳導(dǎo)V0。因為僅當(dāng)輸入邏輯電平為2時，產(chǎn)生A/220和B/220信號的OPF的輸出為邏輯電平0，所以這些輸出能用于替換Q19和Q20，以對分支中的其他晶體管提供V0。分支8要求重新布置，以便Q20是從V0的串聯(lián)中的第一個，如分支8中的Q19那樣。這些情況也示于圖161。因為整個電路的輸出與驅(qū)動輸出的晶體管的柵極連接，所以在圖161所示電路中增加了不希望有的振蕩和噪聲感受性的可能。并且，當(dāng)OPF的輸出用于替換分支晶體管時，那么為了提供較大輸出，OPF晶體管的尺寸較大。其他電路通過SUS-LOC可以實現(xiàn)附加邏輯功能電路。一個等同發(fā)生器(EQr)在供給其輸入端的邏輯電平等于和大于零時，產(chǎn)生一個不同于零的輸出。圖162至圖164表示一個兩位EQ的示意圖、符號和卡諾圖。一個兩位EQ3具有兩個基-1補碼器，附加兩個復(fù)合分支和一個后調(diào)節(jié)基-1補碼器，或簡單地一個如圖10所示的CEQ3，對其輸出基-1補碼。復(fù)合分支中的一個由Q9和Q11構(gòu)成，而Q14和Q16形成另一個復(fù)合分支。當(dāng)一個輸入供給邏輯電平r-1，而另一個輸入供給小于r-1的邏輯電平時，這兩個附加分支產(chǎn)生零的適當(dāng)輸出邏輯電平。在三進制兩位EQ的情況下，這樣總計A=2和B=1的輸入，反之亦然。如果一個輸入是邏輯電平0，那么Q1和/或Q2將與兩個附加復(fù)合分支中的一個并聯(lián)傳導(dǎo)。利用兩個具有互異優(yōu)點的方法中的一個，完成EQ3的擴展。第一方法在圖162中用幻象元件表示。第二方法在以下組合邏輯敘述中討論和表示。MPF的λnn串產(chǎn)生一個雙電平輸出。當(dāng)基大于二時，各λnn門產(chǎn)生一個雙電平輸出，它是兩個邏輯電平的幾個可能組合中的一個。圖165表示λnn的編號方法的基本符號和說明。主要關(guān)心的是λ01，其示意圖、符號和卡諾圖示于圖166至圖168。如圖168卡諾圖所示，當(dāng)對所有輸入提供邏輯電平零時，λ01產(chǎn)生1的輸出邏輯電平，否則輸出邏輯電平為0。以下功能是沒有具體地命名，但是在處理多值功能邏輯時用作有用目的的功能。功能#15,3093。這個MPF是無名的，在于它不對應(yīng)于已知二進制功能。圖169至圖171表示它。這個門有用作數(shù)據(jù)控制門，并且其使用在以下組合邏輯敘述中表示和討論。當(dāng)B輸入是邏輯0的時候，#15,3093門的輸出是A輸入的基-1補碼。當(dāng)B輸入是邏輯1或2時，輸出是邏輯0。圖171的卡諾圖表示這種情況。功能#19,5423。這個MPF目前是無名的，并且在圖172至圖174中表示。這個門有用作數(shù)據(jù)控制門。當(dāng)B輸入大于0的時候，#19,5423門的輸出是A輸入的基-1補碼。當(dāng)B輸入是0時，輸出是邏輯2。圖174的卡諾圖表示這種情況。功能#1403。對#19,542的輸出添加基-1補碼器，構(gòu)成一個#1403門。圖175至圖177表示#1403門。在以下鎖存器和寄存器的敘述中，更詳細地敘述它。當(dāng)B輸入大于0的時候，#1403門的輸出是A輸入的等同。當(dāng)B輸入是0時，輸出是邏輯0。圖177的卡諾圖表示這種情況。功能#19,6773。圖178至圖180表示這個MPF。這個門也有用作數(shù)據(jù)控制門。見以下組合邏輯敘述。當(dāng)B輸入是邏輯2的時候，#19,6773門的輸出是A輸入的基-1補碼。當(dāng)B輸入是邏輯0或1時，輸出是邏輯2。圖180的卡諾圖表示這點。組合邏輯以下敘述主要集中在三進制邏輯系統(tǒng)的功能上，連帶參考幾個五進制(基5)和二進制。另外，所提出的電路和討論中的大部分取這樣形式，它被用于合成二進制邏輯的CMOS或其他電路結(jié)構(gòu)的領(lǐng)域內(nèi)的普通技術(shù)人員所理解。因此，未來的增強是可能的和可預(yù)知的。術(shù)語“組合邏輯”指示根據(jù)需要，使用選擇的OPF和/或MPF，以實現(xiàn)基于輸入邏輯狀態(tài)的希望輸出(存儲器元件的使用除外)。一般地，邏輯功能為相同的基。如前那樣，混合基電路是可能的，但是更精致。通過組合邏輯，可以希望和實現(xiàn)多于一個的邏輯功能、輸出和/或輸入邏輯狀態(tài)。用于數(shù)字系統(tǒng)的公用邏輯塊中的大部分使用形成“n取1選擇器”的組合邏輯電路。在這些公用邏輯電路中是多路器、多路分解器和地址解碼器。其他組合邏輯電路包括輸入或輸出調(diào)節(jié)器，例如那些對求積分輸入解碼的電路。另外，r+1狀態(tài)輸出驅(qū)動器(由于二進制邏輯的統(tǒng)治，這些驅(qū)動器目前成為三態(tài)驅(qū)動器)認為是組合邏輯電路。并且，對于包括順序和時鐘順序邏輯(包括存儲元件)的更復(fù)雜邏輯功能，要求組合邏輯電路。存儲元件的使用限定為“順序”或“時鐘順序”邏輯。幾個組合電路使用以上一位和多位功能敘述中表示的邏輯功能。這里敘述的組合電路不應(yīng)該解釋為唯一可能的組合。由于能夠設(shè)計和制造任何基的任何邏輯功能，所以數(shù)十億的組合邏輯電路是可能的。SUS-LOC允許創(chuàng)建電路，這些電路起n輸出取1的選擇器的作用。n取1選擇器可能是最常用的組合邏輯電路，因為它是多路器、多路分解器、靜態(tài)和動態(tài)存儲器的一個整體部分，并且在CPU的“指令解碼器/定序器”部分中發(fā)現(xiàn)。n取1選擇器實際上到處存在，它在這里敘述。n取1選擇器從多于r個可能中選擇1，它具有每個輸出一個MPF，和足夠的OPF，以對地址輸入的每一位產(chǎn)生r個可能邏輯電平。二進制實現(xiàn)對每個輸入位使用兩個反相器。第一反相器用作輸入緩沖器和輸入的“下一個狀態(tài)發(fā)生器”兩者。第二反相器由第一反相器驅(qū)動，用作輸入緩沖器的“下一個狀態(tài)發(fā)生器”。這個方案使輸入緩沖，以減小電路的負載影響，并且產(chǎn)生二進制輸入的兩個邏輯狀態(tài)?；笥诙念愃齐娐纺茏裾障嗤桨?。一個r值一位功能用作一個輸入緩沖器，并且r值“下一個狀態(tài)發(fā)生器”或“前一個狀態(tài)發(fā)生器”對于地址輸入的每一位，產(chǎn)生r個可能的邏輯電平。在二進制邏輯系統(tǒng)中，基-1補碼、下一個狀態(tài)和前一個狀態(tài)相同(即邏輯1的1的補碼是0，邏輯1的下一個狀態(tài)是0，以及邏輯1的前一個狀態(tài)是0)。圖181表示一個三位二進制8取1選擇器，而圖182表示一個使用相同方案的兩位三進制地址解碼器或9取1選擇器。圖181和圖182電路的真值表分別示于表V和表W。表V表W為了減少三進制9取1選擇器所要求的元件數(shù)，GOR3門能用λ01門替換。然而，邏輯電平0和1必須是唯一要求的輸出邏輯電平。λ01的輸出是邏輯1，以指示選擇，和邏輯0，以指示非選擇。如果使用λ01門，MPF的晶體管數(shù)減少50％。SUS-LOC還提供具有等同功能的互異或的電路。一個邏輯功能是一個“等同互異”功能，當(dāng)對其所有輸入供給相同邏輯電平時，它產(chǎn)生一個零的輸出邏輯電平，而當(dāng)其輸入不相同時，它產(chǎn)生一個不同于零的邏輯電平。基r的每個邏輯系統(tǒng)包含與二進制“異”門(XOR)類似的功能。另外，通過SUS-LOC可得到等同互異“廣義OR”電路。當(dāng)基大于二時，二進制XOR的類似功能是“等同互異廣義OR”(XGORr)。并且，當(dāng)基大于二時，可能有一個XGORr的互換功能“等同互異廣義OR”(XGORr)和幾個其他功能。表X表示XGOR3卡諾圖。圖183和圖184分別表示二進制“異”門示意圖和卡諾圖。表X圖185表示用和二進制“異”類似的組合結(jié)構(gòu)裝配的XGOR3。這兩個電路之間的主要不同是用EQ3和F2003電路代替GAND3和基-1補碼器(F2103)，而不是基不同。這是因為該功能將是“等同互異”，并且因此具有不同的響應(yīng)特性。圖186和圖187分別表示XGOR3的符號和卡諾圖。通過SUS-LOC還可得到高阻抗輸出狀態(tài)(r+1狀態(tài))電路。一個電路是一個r+1態(tài)驅(qū)動器，它在啟動時對輸出端提供r個不同邏輯電平中的一個，而在禁止時提供高阻抗。這樣的二進制器件的目前名字是“三態(tài)”。實現(xiàn)高阻抗狀態(tài)的兩個其他方法稱為“斷開集電極”和“斷開漏極”，這兩種方法各自要求一個外部負載電阻器。然而，當(dāng)基大于二時，建議驅(qū)動器全有源，因為對r個不同邏輯電平中的一個使用外部電阻元件，添加到輸出負載。遵循如三態(tài)驅(qū)動器的相同方案，實現(xiàn)r+1態(tài)驅(qū)動器要求兩個基r的OPF、一個GORr和一個GANDr，用于“數(shù)據(jù)和啟動/禁止”邏輯，和基r的任何單級(或兩個級的最后級)OPF，作為輸出驅(qū)動器。對于為輸出驅(qū)動器而選擇的OPF，形成它的晶體管的柵極與GORr和GANDr的輸出連接。連接為這樣，以便當(dāng)禁止時，GORr和GANDr的輸出邏輯電平使輸出驅(qū)動器的所有FET斷開。如果一個兩級OPF用作輸出驅(qū)動器，則僅第二級由MPF驅(qū)動。第一級置于MPF的輸入的數(shù)據(jù)通路中。在本專利中，標記信號的方法如下。該方法是對信號名字，例如“Enable”用激活邏輯電平的數(shù)字加下標。當(dāng)信號是邏輯電平1時，如果“Enable”是激活的，那么信號標記為“Enable1”。采用這種方法是因為當(dāng)大于兩個邏輯電平可用時，二進制邏輯使用的標記不足夠(例如Enable,Enable，或Enable*)。并且，當(dāng)基大于二時，能使用一個單輸入，以控制或選擇多功能，例如標記為“Read2-StandBy1-Write0”三進制信號。由SUS-LOC實現(xiàn)的三進制r+1態(tài)驅(qū)動電路的例子包括四態(tài)緩沖器和四態(tài)基-1補碼器。圖188和圖189分別表示三進制r+1態(tài)緩沖器和基-1補碼器方案。表Y表示具有零的輸出啟動電平的四態(tài)緩沖器的真值表。表YX可以是任何邏輯電平r+1態(tài)驅(qū)動器的符號是選擇為輸出驅(qū)動器的OPF的符號，輸入接近其輸出。它用啟動輸出的邏輯電平標記。圖190表示三進制r+1態(tài)緩沖器的符號，它具有與表Y一致的零的輸出啟動電平。啟動電平能改變?yōu)閞個不同邏輯電平中的任何一個，相鄰邏輯電平的任何組，或邏輯電平的特定集。啟動電平改變是通過改變圖188和圖189中標記為OEL的一位功能實現(xiàn)，并且通過改變使圖190所示輸出能夠為適當(dāng)值的邏輯電平標記而象征性地指示。表Z表示邏輯電平，這些電平能用來啟動一個四態(tài)驅(qū)動器的輸出，該四態(tài)驅(qū)動器是用圖188和圖189所示GORr、GANDr方案，以及圖188和圖189中標記為OEL的替換OPF而實現(xiàn)。表Z隨著基增加，能用于啟動r+1態(tài)驅(qū)動器的可能離散邏輯電平數(shù)，相鄰邏輯電平組數(shù)，或邏輯電平的特定集數(shù)也增加。檢查圖193所示的五進制六態(tài)基-1補碼器，這種情況變得簡明。因為增加了信號沖突的可能性(包括功率浪涌)，所以應(yīng)該避免在邏輯電平轉(zhuǎn)變期間，兩個或多個r+1態(tài)驅(qū)動器驅(qū)動相同負載。在邏輯電平轉(zhuǎn)變期間，根本不同的源電壓(即V2和V0)可能相互可用，引起電路中的功率浪涌。這樣的轉(zhuǎn)變認為包括從邏輯電平0到邏輯電平r-1的轉(zhuǎn)變，因為這樣的轉(zhuǎn)變包括所有中間邏輯電平。雖然前述r+1態(tài)驅(qū)動器是功能的，但是減少要求的晶體管數(shù)增強它們的實用性。減少四態(tài)緩沖器中所用元件數(shù)的一種方式是用CGOR3和CGAND3門替換GOR3和GAND3門，以消除基本MPF中的基-1補碼器和數(shù)據(jù)通路中的基-1補碼器。這樣使晶體管數(shù)減少25％，從36到24。如圖191所示，GOR3和GAND3門的較好替換是三進制MPF#15,309(圖169至圖171)和#19,677(圖178至圖180)。使用#15,309和#19,677門使四態(tài)緩沖器的晶體管數(shù)減少66％，從36到16。產(chǎn)生一個全有源r+1態(tài)輸出的優(yōu)選方法是使用每個分支一個附加晶體管。使用這種方法，結(jié)果得到圖192所示的四態(tài)基-1補碼起，并且使四態(tài)基-1補碼器的晶體管數(shù)減少66％(從24到8)(圖189)。圖162的EQ3電路可以擴展提供更多的輸入。對EQ3擴展輸入數(shù)的一種組合方法使用一個三輸入或多輸入CGOR3，以驅(qū)動CEQ3的一個輸入。與CGOR3具有相等輸入數(shù)的CGAND3的輸出驅(qū)動CEQ3的另一個輸入。圖194用卡諾圖表示這種情況，以表示各門的輸出邏輯電平。這種方法能用于擴展任何基的EQ門的輸入數(shù)。對于三進制情況，這樣要求每個輸入項8個晶體管加基本的兩個輸入門?；D(zhuǎn)換這里敘述從一個基到另一個基轉(zhuǎn)換數(shù)字值的兩種方法。這兩種方法命名為“基轉(zhuǎn)換只讀存儲器”(RCROM)和“成對”門。兩種方法都不是不接受輸入狀態(tài)，也不丟失輸出碼，這是與先前基轉(zhuǎn)換器關(guān)聯(lián)的問題。并且，兩種方法都能結(jié)合邏輯電平改變，并且它們都基于SUS-LOC結(jié)構(gòu)，使得它們?nèi)性?即兩種方法都不使用電阻器，也不使用電阻元件)。RCROM從任何預(yù)定源基(Sr)到任何目的基(Dr)執(zhí)行基轉(zhuǎn)換。轉(zhuǎn)換所需時間約為四個Sr門時間。成對門執(zhí)行從Sr到Dr的基轉(zhuǎn)換，Dr是Sr的偶數(shù)冪或根。通過成對門的轉(zhuǎn)換在一個Sr門時間內(nèi)完成。用SUS-LOC可以實現(xiàn)其他基轉(zhuǎn)換技術(shù)。一種選擇技術(shù)包括使用雙橫向開關(guān)輸出的折疊多路轉(zhuǎn)換器。折疊多路轉(zhuǎn)換器是一項已知技術(shù)，它解決了許多數(shù)學(xué)、定時和不普通計數(shù)序列問題。當(dāng)兩個不同基的邏輯合成電路或系統(tǒng)要求交換數(shù)據(jù)時，從源基(Sr)到目的基(Dr)的轉(zhuǎn)換變得有必要。有兩種方法從一個基到另一個基轉(zhuǎn)換值硬件和軟件(固件認為是軟件)。轉(zhuǎn)換兩個基的程序設(shè)計學(xué)或軟件方法要求具有較大基的計算機來執(zhí)行轉(zhuǎn)換。這是由于這個事實，例如三進制(基3)計算機不能產(chǎn)生或操縱五進制(基5)信號。然而，五進制計算能夠產(chǎn)生和操縱三進制信號。雖然有用并且在某些情況下是希望的，但是基轉(zhuǎn)換的程序設(shè)計學(xué)方法要求幾個機器循環(huán)執(zhí)行，并且不保證適當(dāng)?shù)腄r邏輯電平電壓。先前硬件實現(xiàn)的基轉(zhuǎn)換器使用取決于電阻元件，例如分壓器和階梯電阻器的模擬技術(shù)。雖然這些轉(zhuǎn)換器在它們設(shè)計的規(guī)范之內(nèi)是有作用的，但是它們具有比較高的功率要求，并且不提出不接受狀態(tài)、失碼和邏輯電平電壓不同的問題。由于高功率要求和不尋址的面積，這些基轉(zhuǎn)換器不適合兩個不同r值系統(tǒng)所要求的多位轉(zhuǎn)換。圖195表示基轉(zhuǎn)換只讀存儲器(RCROM)的方框圖，除行驅(qū)動器是微分驅(qū)動器/電平變換器外，它和已知二進制存儲器類似。當(dāng)所涉及的兩個基的Vr-1電壓極為不同時，僅要求電平改變。這里為了公開目的，二進制和三進制Vr-1電壓都為5伏。輸入部分由兩個Srn取1選擇器組成。從Sr到Dr轉(zhuǎn)換的值提供給或施加到RCROM的輸入Sr0到Srn，作為一個地址。這個地址由兩個n取1選擇器解碼，以產(chǎn)生行(R#)和列(C#)選擇信號。各行選擇信號R0至Rn與一個微分驅(qū)動器/電平變換器的輸入連接。有兩個原因使用微分驅(qū)動器/電平變換器保證驅(qū)動存儲器陣列的晶體管的適當(dāng)電壓電平，和保持全有源器件(即預(yù)充電和/或上拉/下拉電路不需要或不使用)。各列選擇信號C0至Cn與一個緩沖驅(qū)動器/電平變換器連接，以控制列選擇傳輸晶體管(近零閾值FET)。存儲器陣列由每個行列交叉點一個FET組成。當(dāng)選擇一行時，與該行連接的所有晶體管接通，把與FET關(guān)聯(lián)的列線與表示該特定行和列組合的Dr邏輯電平的電源電壓連接。當(dāng)選擇一列時，與該列連接的所有傳輸晶體管接通，把該列線的Dr邏輯電平與輸出端連接。圖196表示一個四位二進制地址解碼器。如所示，行選擇信號有一個4取1選擇器產(chǎn)生。如圖195那樣，各行選擇信號R0至R3與一個微分驅(qū)動器/電平變換器連接。各微分驅(qū)動器的輸出Rxa和Rxb與形成存儲器陣列的FET的適當(dāng)柵極連接(圖204)，當(dāng)選擇該行時，該存儲器陣列應(yīng)該接通。同樣如圖195所示，有另一個4取1選擇器產(chǎn)生列選擇信號。各列選擇信號C0至C4與一個緩沖器/電平變換器的輸入連接。各緩沖器的輸出與3個傳輸晶體管連接，對基3輸出的各要求位一個(圖204)。同樣可以實現(xiàn)存儲器陣列。圖199至圖202表示要求形成二進制到三進制存儲器陣列的FET。緊接各FET的柵極之后是其要求的閾值電壓。圖203表示用于表示存儲器陣列中的FET的符號。符號中的標記是它所表示的FET的圖號。如所示，該符號表示具有圖201的-0.75伏閾值電壓的P溝道增強行FET。如圖204所示，存儲器陣列是由4×4×3組織的48個FET組成。這個組織基于Sr值的大小，在本情況下，該大小是16，并且等于4行乘4列。要求的4×4陣列的數(shù)基于Dr的要求位的數(shù)，它必須等于或超過Sr值的大小。在本情況下，要求三個三進制數(shù)，因為三個三進制數(shù)能夠有27個邏輯狀態(tài)，這個數(shù)足以對16的Sr大小尋址。兩個三進制數(shù)不足，因為兩個三進制數(shù)能夠僅有9個邏輯狀態(tài)。當(dāng)一行變成有源時，與該有源驅(qū)動器(Rxa和Rxb)連接的所有FET接通，使各FET把不同列線與表示該特定行和列組合的要求邏輯電平的電源電壓連接。在選擇適當(dāng)列時，三個選擇的列線(各位一個)將允許傳導(dǎo)到輸出端。列選擇4取1解碼器和驅(qū)動器的一個輸出控制三個傳輸晶體管的柵極，對輸出詞的各三進制數(shù)一個。這些晶體管各把一個不同的列線與各自輸出端T0，T1或T2中的一個連接。當(dāng)把二進制值提供給輸入端時，輸出值是輸入值的三進值等效，如表AA所示。表AA能如下實現(xiàn)三進制到二進制基轉(zhuǎn)換器。圖205所示是一個三元三進制地址解碼器。如所示，行選擇信號有一個9取1選擇器產(chǎn)生。各行選擇信號R0至R8與一個微分驅(qū)動器/電平變換器的輸入連接，如圖206所示。各微分驅(qū)動器的輸出Rxa和Rxb與形成存儲器陣列的FET的柵極連接(圖211a、圖211b)，當(dāng)選擇該行時，該存儲器陣列接通。同樣如圖205所示，列選擇信號由一個3取1選擇器產(chǎn)生。如圖207所示，各列選擇信號C0至C2與一個緩沖器/電平變換器的輸入連接。各緩沖器的輸出與5個傳輸晶體管連接，對基2輸出的各要求位使用一個傳輸晶體管(圖211b)。三進制到二進制存儲器陣列可以如下創(chuàng)建。圖208和圖209表示形成三進制到二進制存儲器陣列所要求的FET。緊接各FET的柵極是其要求的閾值電壓VGS(TH)。圖210表示用于表示存儲器陣列中的FET的符號。符號中的標記是它所表示的FET的圖號。如所示，該符號表示具有圖209的-2.00伏閾值電壓的P溝道增強行FET。如圖211a、圖211b所示，該存儲器陣列是由9×3×5組織的135個FET組成。這個組織基于Sr值的大小，在本情況下，該大小是27，并且等于9行乘3列。要求的9×3陣列的數(shù)基于Dr的要求位的數(shù)，它必須等于或超過Sr值的大小。在本情況下，要求5位，因為52是32，所以這個數(shù)足以提供27個不同的響應(yīng)。當(dāng)一行變成有源時，與該有源驅(qū)動器(Rxa和Rxb)連接的所有FET接通。各有源FET把一個列線與表示該特定行和列組合的Dr邏輯電平的電源電壓連接。五個傳輸晶體管的柵極由列選擇3取1解碼器和驅(qū)動器控制，對輸出字的各位使用一個傳輸晶體管。這些晶體管把列線與五個輸出端B0,B1,B2,B3或B4中的一個連接。當(dāng)把三進制值提供給或施加到輸入端時，輸出值是輸入值的二進值等效，如表AB所示。表AB一個有利變更是對行和列解碼器添加“ENABLE”輸入。除使RCROM“可選擇”外，當(dāng)RCROM沒有啟動時，它還使所示Dr輸出取r+1態(tài)(對于三進制到二進制情況為三態(tài))。其他變更包括添加輸入鎖存器，這樣允許源基數(shù)據(jù)總線用于其他計算。并且可以添加輸出緩沖器或驅(qū)動器。雖然這樣增加輸出驅(qū)動器能力，但是它消除了“ENABLE”變更的r+1態(tài)能力，除非驅(qū)動器為r+1態(tài)類型。如果使用r+1態(tài)驅(qū)動器，那么“ENABLE”用于選擇r+1驅(qū)動器，而不選擇行和列解碼器?？梢蕴砑宇A(yù)充電或偏置電路。雖然這樣增加了轉(zhuǎn)換速度，并且從存儲器陣列中消去晶體管，但是它增加動態(tài)功率消耗。因為這里的概念可擴展到任何兩基的任何位數(shù)，所以現(xiàn)在使用本發(fā)明的SUS-LOC電路結(jié)構(gòu)，能實現(xiàn)除所示以外基的RCROM的設(shè)計和制造?；D(zhuǎn)換也能通過成對門完成。成對門轉(zhuǎn)換Sr的值，它是Dr的偶數(shù)冪或根。從較低基的多位產(chǎn)生較高基的一位，或從較高基的一位產(chǎn)生較低基的多位。例如，一個2對8門從一個三位二進制值產(chǎn)生一個一位八進制值。除從一個基到另一個基轉(zhuǎn)換值外，一個基本對門具有固有的電平改變能力。雖然有些受到限制，但是在許多情況下，基本對門的電平改變能力足以排除附加電平改變電路。然而，如果必須超過基本對門的能力以外的電平改變，就必須在門側(cè)出現(xiàn)較低基。例如，電平變換器必須置于3對9門的輸入側(cè)，和9對3門的輸出側(cè)。為了公開目的，這里敘述兩對門二進制到四進制對門(2對4)和四進制到二進制對門(4對2門)。二進制系統(tǒng)具有3伏的Vr-1，而四進制系統(tǒng)使用6伏的Vr-1。表AC表示使用SUS-LOC結(jié)構(gòu)，設(shè)計要求的對門所必需的參數(shù)。表AC圖212表示2對4門的示意圖。圖213和圖214分別表示符號和卡諾圖?；?對4門的四進制輸出值是輸入二進制值的基-1補碼。該卡諾圖可能對那些不熟悉SUS-LOC結(jié)構(gòu)的技術(shù)人員來說不熟悉，因為它包含除0和1外的值，包括大于1的值。表AD表示一個選擇卡諾圖。表AD兩個卡諾圖都正確。然而，圖214所示圖可能由于其較大的簡單性而是優(yōu)選的。由于Vr-1電壓之間的不同(表AC所示)，所以電平改變是必要的。因為基本2對4門具有限制的電平改變能力，并且因為要求的電壓改變在基本2對4門的范圍之內(nèi)，所以在本情況下不要求附加電平改變。如所示，沒有幻象所示的元件，2對4門作為一個基轉(zhuǎn)換器和一個電平變換器執(zhí)行。如果必須超過基本門的能力改變電平，或希望正邏輯輸出，那么應(yīng)該使用基-1補碼器(如圖212幻象元件所示)。應(yīng)該注意，如果基-1補碼器改變二進制輸入的電平，那么必須重新計算Q1到Q8的晶體管。基本2對4門的四進制輸出值是輸入二進制值的基-1補碼。當(dāng)要求附加電平改變，或僅希望正邏輯輸出時，使用如圖212中幻象元件所示的基-1補碼器。如果使用基-1補碼器，建議如果需要它們也是電平變換器，因為這樣將增加門的速度。當(dāng)要求正和補碼邏輯輸出兩者時，對輸出添加一個Dr基-1補碼器(未示出)。并且，當(dāng)要求超過基本門的能力改變電平及要求兩個邏輯輸出時，那么要求圖212的幻象元件和Dr基-1補碼器。對于不同于正和補碼的邏輯輸出，對基本門的輸出添加適當(dāng)?shù)腄rOPF。在256個可能的四進制OPF中，252個是有用的(即252個非連續(xù))。圖215表示4對2門的示意圖，圖216和圖217分別表示符號和卡諾圖。此外，卡諾圖可能表現(xiàn)不尋常，因為它具有一個不為0和1的值的輸入，和兩個僅為0和1的輸出。一種選擇是兩個卡諾圖，對每個輸出一個。由于Vr-1電壓之間的不同(見表AC)，所以電平改變是必要的。基本4對2門具有限制的電平改變能力，并且要求的電壓改變在其范圍之內(nèi)，因此，在本情況下不要求附加電平改變電路。沒有幻象所示的元件，4對2門執(zhí)行基轉(zhuǎn)換器和電平改變兩者。如果必須超過基本門的能力改變電平，或希望正邏輯輸出，那么應(yīng)該添加圖215幻象元件所示的基-1補碼器(反相器)，并且重新計算晶體管Q1到Q8?；?對2門的二進制輸出值是輸入四進制值的基-1補碼。當(dāng)要求附加電平改變，或僅希望正邏輯輸出時，使用如圖215中幻象元件所示的基-1補碼器。如果使用基-1補碼器，建議如果需要它們也是電平變換器，因為這樣將增加門的速度。當(dāng)要求正和補碼邏輯輸出兩者，并且/或者要求超過基本門的能力改變電平時，那么使用幻象所示的圖215的元件。鎖存器和寄存器鎖存器是存儲元件，用于形成寄存器以及順序和時鐘順序邏輯電路。目前，鎖存器的限定是雙穩(wěn)電路，它能由適當(dāng)?shù)妮斎胄盘栐O(shè)置和復(fù)位。然而，當(dāng)鎖存器的基大于二時，鎖存器不再雙穩(wěn)，因此要求新的工作限定。與基于SUS-LOC的鎖存器關(guān)聯(lián)的一種有用限定是“一種由適當(dāng)輸入信號置于多個狀態(tài)中的一個的多穩(wěn)態(tài)電路”。當(dāng)鎖存器的基大于二時，三組鎖存器是可能的。這三組是補碼、轉(zhuǎn)換(對二進制不可能)和全同鎖存器。各組包含雙電平至r電平類型的鎖存器。第一組鎖存器是補碼鎖存器。這些鎖存器的輸出邏輯電平等于數(shù)據(jù)輸入邏輯電平的基-1補碼。例如，五進制補碼鎖存器的主要輸出等于數(shù)據(jù)輸入的4的補碼。第二組鎖存器是轉(zhuǎn)換鎖存器。這組鎖存器產(chǎn)生既不是r-1補碼，也不是數(shù)據(jù)輸入邏輯電平的全同的輸出邏輯電平。在這三組中，這組包含大多數(shù)雙電平至r電平鎖存器類型。當(dāng)用任何邏輯結(jié)構(gòu)實現(xiàn)基2或標準二進制(即不是r狀態(tài)中的兩個)時，這組不可能。第三組由全同鎖存器組成。這組的所有鎖存器基本上是補碼和轉(zhuǎn)換組的鎖存器，從電路中的一個不同點取得輸出。全同鎖存器的輸出邏輯電平等于數(shù)據(jù)輸入邏輯電平。簡單鎖存器如圖218所示，簡單r值鎖存器由交叉耦合的兩個r值OPF形成。r值鎖存器與二進制鎖存器之間的兩點不同是，鎖存器能夠存儲的邏輯電平數(shù)，及該鎖存器可能是一個轉(zhuǎn)換鎖存器。即輸出可能既不是輸入數(shù)據(jù)的全同，也不是它的基-1補碼。圖218中標記為TG的元件是傳輸門或近零閾值FET(圖5)，并且用于控制鎖存器的輸入和反饋通路。當(dāng)在它們的控制輸入φA和φB設(shè)置邏輯電平0時，這些開關(guān)或傳輸門斷開(不傳導(dǎo))，而當(dāng)在它們的控制輸入設(shè)置大于0的邏輯電平時，它們接通。圖218中標記為FA和FB的兩個OPF是鎖存器的有源元件。所使用的這對特定OPF確定所形成的鎖存器的組和類型。除小于r電平鎖存器外(這樣需要特殊考慮)，所使用的兩個OPF將形成r值緩沖器。通過簡單地從具有雙向數(shù)據(jù)輸入/輸出端，標記為“FB”的OPF的輸出側(cè)取得鎖存器的輸出(圖219)，形成一個全同組鎖存器。圖219所示的全同鎖存器的輸出邏輯電平等于輸入數(shù)據(jù)。補碼和轉(zhuǎn)換鎖存器的輸出邏輯電平是輸入數(shù)據(jù)的功能FA。各組和類型的三進制鎖存器的OPF對在表AE列出，并且能從該表選擇。具有多輸出的鎖存器可通過簡單地添加產(chǎn)生希望輸出邏輯電平的OPF實現(xiàn)，如圖220所示。表AE*雙電平類型的輸入邏輯電平圖221所示是用于表示r值補碼或轉(zhuǎn)換鎖存器的基本符號，標記DLr用于指示基r的數(shù)據(jù)鎖存器。輸出端用Fnn標記，以指示用于產(chǎn)生輸出的OPF。在單輸出下，這個標記指示用于FA的OPF。如果鎖存器來自三進制補碼組，那么將使用F2103作為輸出端的標記。圖222所示是表示具有多輸出的簡單鎖存器的符號。圖223所示符號表示具有雙向數(shù)據(jù)端的全同組鎖存器。如果簡單鎖存器具有專用于它的選通電路，那么用標記為“STB”(Strobe)的單輸入替換兩相輸入(φA和φB)，如圖224所示。緊接STB標記的陰影面積是用于指示選通輸入的有源邏輯電平的位置。時鐘相位產(chǎn)生有幾種方法，產(chǎn)生操作鎖存器所要求的φA和φB時鐘信號。圖225所示方法是最簡單的方法。在所示OPF下，在Strobe0輸入從邏輯1到邏輯0轉(zhuǎn)變期間，補碼或轉(zhuǎn)換鎖存器成為透明的。在這個透明期間，提供給數(shù)據(jù)輸入的數(shù)據(jù)在輸出端以輸入數(shù)據(jù)的Fnnn可用。在Strobe0輸入從邏輯0到邏輯1轉(zhuǎn)變期間，在數(shù)據(jù)輸入存在的數(shù)據(jù)被鎖定。具有雙向數(shù)據(jù)端的全同鎖存器的輸出僅在鎖定狀態(tài)期間(即當(dāng)Strobe0輸入不活動時)可用。對于三進制情況，可以選擇任何邏輯電平或邏輯電平對來操作簡單鎖存器。能用于起動簡單鎖存器的邏輯電平數(shù)取決于基，并且等于r-2。為了改變圖225所示選通電路的有源邏輯電平，圖225所示的選通電路的OPF用提供希望操作電平的OPF替換。表AF列出三進制情況的替換OPF和響應(yīng)的邏輯電平。表AF雖然可以選擇r邏輯電平中的任意來操作r值簡單鎖存器，但是當(dāng)選擇不是0或r-1的邏輯電平來操作r值鎖存器時應(yīng)該小心。這是由于這個事實，即r值控制信號從邏輯電平0到大于1的邏輯電平的轉(zhuǎn)變，或從大于1的邏輯電平到邏輯電平0的轉(zhuǎn)變，通過所有可能影響鎖存器操作的中間邏輯電平。在有些情況下具有中間邏輯電平的簡單鎖存器的操作可能是希望的，并且取決于特定應(yīng)用。主從鎖存器如圖226所示，為了形成一個主從鎖存器，串聯(lián)兩個簡單鎖存器，把第一鎖存器(主)的輸出與第二鎖存器(從)的數(shù)據(jù)輸入連接，并且倒置從鎖存器中的控制信號φA和φB。這種串聯(lián)方法使主從鎖存器對選通輸入的邊沿而不是其電平作出響應(yīng)。在圖225的選通電路中所示的OPF下(F0223和F2003)，在Strobe0輸入從邏輯1到邏輯0轉(zhuǎn)變期間，在數(shù)據(jù)輸入存在的數(shù)據(jù)被主鎖存器鎖定，而從鎖存器變得透明，使得主鎖存器鎖定的數(shù)據(jù)在輸出可用。在Strobe0輸入從邏輯0到邏輯1轉(zhuǎn)變期間，從鎖存器鎖定主鎖存器的輸出，并且主鎖存器變得透明，不影響從鎖存器的輸出。用于表示主從鎖存器的符號示于圖227。緊接時鐘輸入(CLK)的陰影面積是為操作鎖存器所要求的邊沿描述符保留的位置。除標識MSr外(與DSr相對)，該符號幾乎與數(shù)據(jù)鎖存器的符號相同，并且時鐘輸入標記CLK具有2個或多個邏輯電平，用一個或多個箭頭分開，指示用于操作的前沿、后沿或特別邊沿對?？梢赃x擇任何邊沿，或前沿和/或后沿的特別對，以操作r值主從鎖存器?？捎玫倪呇財?shù)和變沿的組合隨基增加而增加。通過改變選通電路的OPF，完成操作主從鎖存器的邊沿改變。對于三進制情況，操作主從鎖存器的邊沿和用于其符號的關(guān)聯(lián)描述符列于表AG。表AG*邊沿的特別對當(dāng)選擇用于操作主從鎖存器的邊沿時，必須小心，因為從邏輯0到大于1的電平的轉(zhuǎn)變，和從大于1的電平到邏輯0的轉(zhuǎn)變，包括所有中間電平，并且將具有幾個前沿和后沿。中間邏輯電平轉(zhuǎn)變的邊沿可能引起主從鎖存器的激活。在某些情況下，具有中間邏輯電平轉(zhuǎn)變的主從鎖存器的操作可能是希望的，并且取決于特定應(yīng)用。圖228表示一個具有多輸出的主從鎖存器的示意圖，它在Strobe0輸入的邏輯1到邏輯0邊沿操作，并且其符號示于圖229?？蓮?fù)位鎖存器圖230表示一個能被復(fù)位，更準確地說能被置零或清除的簡單鎖存器的示意圖，圖233表示它的符號。然而，當(dāng)使CLR0輸入不活動時，如果Strobe0輸入活動，那么由1403門注入的邏輯0可能取決于Strobe0和數(shù)據(jù)輸入的狀態(tài)而被鎖定。如果希望鎖定邏輯0而不關(guān)心Strobe0輸入的狀態(tài)，那么應(yīng)該使用可復(fù)位主從鎖存器。圖231和圖232分別表示具有異步清除的主從鎖存器及其符號，它具有選擇CLK和CLR0輸入緩沖器。幻象表示多輸出功能。如所示，當(dāng)提供給邏輯電平0是，清除輸入CLR0是活動的。當(dāng)CLR0是活動的時，輸出邏輯電平是0，并且保持這樣，而不管Strobe0輸入的狀態(tài)。通過對邏輯電平1用36503門，或?qū)壿嬰娖?用37803門替換1403門，能改變CLRN輸入為活動的邏輯電平。為了實現(xiàn)一個可用多邏輯電平清除的鎖存器，用適當(dāng)?shù)腗FP替換1403，或可以添加OPF，以驅(qū)動1403、36503或37803門的B輸入。如上所述，建議僅使用邏輯電平0或r-1，以激活清除功能，因為兩個或多個邏輯電平的任何r值信號的轉(zhuǎn)變包括所有中間邏輯電平。并且，利用0或r-1作為活動邏輯電平要求很少的元件，因為中間邏輯電平的不連續(xù)解碼比邏輯電平0或r-1的不連續(xù)解碼要求較多的元件。通過使用適當(dāng)?shù)腗PF替換1403門，可能得到可設(shè)置為不是0的r個邏輯電平中任何一個的鎖存器?？蛇x擇地，替換1403門，能設(shè)計和使用一個組合邏輯電路，它結(jié)合所有希望的“設(shè)定”狀態(tài)。既然理解以上所述，對上述基本方案有許多變更，這些變更將會由利用和實施SUS-LOC結(jié)構(gòu)的技術(shù)人員想到和開發(fā)。并且，上述關(guān)于鎖存器的部分不應(yīng)該認為是執(zhí)行存儲器的邏輯功能的電路的可能變更和/或組合的全部范圍。順序和時鐘順序邏輯術(shù)語“順序邏輯”意指一個接一個或順序地執(zhí)行兩個或多個邏輯功能，并且前步的結(jié)果必須順序地存儲為隨后步所用。術(shù)語“時鐘順序邏輯”通常意指如上所述的順序邏輯的使用，它與系統(tǒng)中別處電路所產(chǎn)生的信號同步地執(zhí)行一個或多個邏輯功能。在任一情況下，上述關(guān)于鎖存器的部分公開了許多可能電路中的幾個，這些電路提供了順序和時鐘順序邏輯所要求的存儲元件。數(shù)字線性化電路在模擬應(yīng)用中使用SUS-LOC，通過改變閾值電壓，能實現(xiàn)模擬-數(shù)字轉(zhuǎn)換線性化電路。特定應(yīng)用是一種在一次操作或級中數(shù)字化和線性化的電路，它被稱為數(shù)字線性化電路。用于感受各種現(xiàn)象的大多數(shù)變換器的輸出電壓或電流是非線性的。因為非線性輸出，目前使用的數(shù)字化和線性化方法為兩步過程。第一步把模擬信號轉(zhuǎn)換成數(shù)字值。這個過程稱為模擬-數(shù)字轉(zhuǎn)換(A-D或A/D)。雖然有幾種實現(xiàn)這個過程的方法(例如連續(xù)近似和雙斜率)，但是它們?nèi)季哂腥勇?，并且要求許多循環(huán)來完成一次轉(zhuǎn)換。而且，精確性越大，要求的時鐘循環(huán)越多。第二步是用處理器和適當(dāng)算法把數(shù)字值線性化。這個過程要求許多時鐘循環(huán)來完成，精確性越大，要求的時鐘循環(huán)越多。一個SUS-LOC數(shù)字線性化電路在一次操作中執(zhí)行上述兩步，它連續(xù)地取樣，并且?guī)缀醪灰髸r鐘循環(huán)來完成。取決于時鐘速度，要求的時間可能等于一個或兩個時鐘循環(huán)來調(diào)整，但是與目前A/D方法所要求的數(shù)百時鐘循環(huán)比較，這個時間最小。為了實現(xiàn)數(shù)字線性化電路，計算OPF的閾值電壓，以便它們與變換器的放大輸出曲線上的選擇點配合。能選擇的點數(shù)等于選擇的OPF的開關(guān)點數(shù)。圖234表示為了簡化而使用一個三進制OPF的數(shù)字線性化電路的簡單總體示意圖，而圖235表示變換器或傳感元件的放大輸出曲線。圖236表示三進制OPF的示意圖，它具有與傳感器放大輸出曲線配合的改變的閾值電壓。放大器目前用于A/D轉(zhuǎn)換器，并且數(shù)字線性化電路符合這個現(xiàn)有標準。因為閾值電壓配合曲線上的選擇點，所以發(fā)生線性化，并且因為OPF的輸出是數(shù)字的，所以發(fā)生數(shù)字化。在一個同時步中，并且在接收到信號時，進入數(shù)據(jù)既被數(shù)字化又被線性化。圖237表示圖234的數(shù)字線性化電路的簡單總體示意圖，它擴展到三進制的幾個位，加一個附加OPF，以用作一個緩沖器，以保證不發(fā)生亞穩(wěn)性，并且產(chǎn)生非補碼值。圖237所示放大器具有不同的放大因子，以便對于添加的級數(shù)，放大器A的輸出是整個伏特，放大器B的輸出是A放大的三倍減去整個伏特，放大器C是A放大的9倍減去放大器B的輸出，等等。為了較大的精確性，并且為了產(chǎn)生取各別十進制的數(shù)字輸出，用十進制OPF替換三進制OPF，改變閾值電壓，使其與變換器的放大輸出曲線上的十個選擇點配合。當(dāng)然，如果使用十進制OPF，與3的冪相對，放大因子將是10的冪。其他SUS-LOC電路的例子從以上所述，可見通過SUS-LOC，能實現(xiàn)具有任何輸入數(shù)n的任何基r的邏輯功能。一旦選擇了任何功能的卡諾圖，SUS-LOC就提供實際和可實現(xiàn)的方式，由此能構(gòu)造多值邏輯電路。對剩余附圖給出簡短敘述，因為根據(jù)以上所述，這些附圖本身提供完全公開。圖238連同其卡諾圖一起表示通過SUS-LOC的SUS-MOS實施例實現(xiàn)的五進制GOR5電路。由于卡諾圖的非逆向性質(zhì)，在圖238所示的SUS-MOS實施例中出現(xiàn)反向偏置。圖239a、圖239b是圖238具有附加級，以防止這樣的反向偏置的GOR5電路。當(dāng)然，可以對圖121的CGOR5電路補碼，以獲得提供相同的電路響應(yīng)和卡諾圖的電路，如圖240所示。雖然能通過SUS-LOC實現(xiàn)任何單基多值邏輯電路(而且認為還能實現(xiàn)任何多基多值邏輯電路)，但是通過適應(yīng)由電路的關(guān)聯(lián)卡諾圖指示的某些組及其他方面，可以取得某些效率和優(yōu)化。通過為希望的卡諾圖建立等效SUS-MOS電路，并且添加必要的附加級，以防止反向偏置，能通過SUS-LOC實現(xiàn)任何單基多值邏輯電路。認為相同情況對多基多值邏輯電路為真。圖241連同其卡諾圖一起表示通過SUS-LOC的SUS-MOS實施例實現(xiàn)的五進制GAND5電路。由于卡諾圖的非逆向性質(zhì)，在圖241所示的SUS-MOS實施例中出現(xiàn)反向偏置。圖242a、圖242b是圖241具有附加級，以防止這樣的反向偏置的GAND5電路。當(dāng)然，可以對圖124的GAND5電路補碼，以獲得提供相同的電路響應(yīng)和卡諾圖的電路，如圖243所示。圖244表示圖121的CGOR5電路，括號是關(guān)于從源電壓加相對柵閾值電壓計算得到的絕對閾值電壓。圖244還表示了CGOR5符號和卡諾圖。圖245表示五進制CEQ5電路的卡諾圖分組的完全集(用周圍劃線表示)。這樣的分組由選擇決定，并且在這個程度上，自然是任意的。圖246a、圖246b表示與圖245的卡諾圖分組對應(yīng)的復(fù)合電路分支。圖247表示CEQ5電路的一個選擇卡諾圖分組方案。圖248a、圖248b表示與圖247所示的卡諾圖分組對應(yīng)的復(fù)合電路分支。圖249表示CEQ5電路的一個第二選擇卡諾圖分組。圖250表示補碼三進制∑或CSIGMA5電路的示意卡諾圖和符號。圖251表示三進制∑或SIGMA5電路的一個選擇實施例的示意卡諾圖和符號。圖252表示以德國多特蒙德大學(xué)的Dr.ClaudioMoraga命名的電路的四進制實施例的示意圖和卡諾圖。CMORAGA電路是一個逆向電路，并且無需抗反向偏置附加級?？ㄖZ圖中出現(xiàn)的“轉(zhuǎn)角”結(jié)構(gòu)(B1/A0,B1/A1和B0/A1)給出串并聯(lián)結(jié)構(gòu)，負責(zé)邏輯電平2到輸出的傳輸。認為中間分支的串并聯(lián)結(jié)構(gòu)由電路的對應(yīng)卡諾圖中的這樣轉(zhuǎn)角所反映。如CGOR和CGAND電路中的類似特點所反映，這樣的轉(zhuǎn)角可能為SUS-LOC中電路分支開發(fā)/確定提供一組。關(guān)于卡諾圖中的這樣轉(zhuǎn)角，認為當(dāng)該組的輸出電壓大于或等于Vr-1/2(≥Vr-1)時，P溝道FET串聯(lián)，而N溝道FET并聯(lián)。當(dāng)該組的輸出電壓小于Vr-1/2(＜Vr-1)時，那么認為N溝道FET形成串聯(lián)部分，而P溝道FET并聯(lián)。如果輸出電壓等于Vr-1/2(=Vr-1)，那么看來所有FET是耗盡型FET。如果輸出電壓大于Vr-1/2(＞Vr-1)，看來串聯(lián)FET是P溝道增強型FET，而并聯(lián)FET是N溝道耗盡型FET。當(dāng)輸出電壓小于Vr-1/2(＜Vr-1)時，看來串聯(lián)N溝道FET是增強型FET，而并聯(lián)P溝道FET是耗盡型FET。雖然本發(fā)明預(yù)期使用保持恒定閾值特性(VGS(TH))的FET，但是使用具有動態(tài)閾值特性的電路元件也可以在SUS-LOC中得到良好和有利使用。例如，在包括FET的晶體管中已知的體負阻效應(yīng)或體效應(yīng)能改變閾值電壓VGS(TH)。通過體效應(yīng)增加或降低閾值電壓VGS(TH)，能提供附加優(yōu)點和實用性，以增強本發(fā)明。例如，通過啟動和禁止易于反向偏置的FET，有可能通過體效應(yīng)實行SUS-MOS所必需的單向FET。雖然已經(jīng)關(guān)于特定實施例敘述了本發(fā)明，但是認識到在不違反本發(fā)明概念下，可以發(fā)明本發(fā)明的各種附加變更。如上所述，光學(xué)或其他高速模擬電路元件可以有利地用于SUS-LOC電路中。另外，體效應(yīng)或其他方式允許離散電路元件動態(tài)開關(guān)能力，它可以用于SUS-LOC。本發(fā)明提供一種多值邏輯的電子電路結(jié)構(gòu)。本發(fā)明的一個目的是提供基本電路，它允許以任何可用數(shù)字系統(tǒng)(基r值數(shù)字系統(tǒng))表示信息。本發(fā)明的另一個目的是提供基于r值數(shù)字系統(tǒng)的電路，它能取任何變量數(shù)作為輸入(n變量輸入)。本發(fā)明的另一個目的是提供基于任何數(shù)字系統(tǒng)的邏輯電路，該電路是全有源的，沒有用于邏輯合成的無源元件。本發(fā)明的一個目的是提供基于任何數(shù)字系統(tǒng)或數(shù)字系統(tǒng)組合的邏輯電路所要求的基本電路。本發(fā)明的一個目的是提供基于任何數(shù)字系統(tǒng)的計算機所要求的邏輯電路。本發(fā)明的一個目的是提供基于最優(yōu)數(shù)字系統(tǒng)的計算機所要求的基本電路，該最優(yōu)數(shù)字系統(tǒng)目前看作數(shù)字三。本發(fā)明的一個目的是提供可預(yù)測和可實現(xiàn)的多值邏輯的電路。參照所附說明書和附圖，本發(fā)明的這些和其他目的、優(yōu)點和工業(yè)實用性將是顯而易見的。權(quán)利要求1．一種用于多值邏輯的一位信號處理電路，包括一個輸入和一個輸出；一個第一終端分支，把所述輸入與所述輸出耦合，所述第一終端分支對于第一組的唯一輸入信號，傳導(dǎo)第一輸出信號；一個第二終端分支，把所述輸入與所述輸出耦合，所述第二終端分支對于第二組的唯一輸入信號，傳導(dǎo)第二輸出信號；和一個中間分支，把所述輸入與所述輸出耦合，所述中間分支對于第三組的唯一輸入信號，傳導(dǎo)第三輸出信號；從而為多值邏輯信號處理提供一種一位邏輯功能。2．權(quán)利要求1的用于多值邏輯的一位信號處理電路，還包括一個附加級，所述附加級防止該用于多值邏輯的一位信號處理電路的至少一個分支的反向偏置。3．一種用于多值邏輯的多位信號處理電路，包括第一和第二輸入；一個輸出；一個第一復(fù)合分支，把所述第一和第二輸入與所述輸出耦合，所述第一復(fù)合分支對于第一組的唯一輸入信號，傳導(dǎo)第一輸出信號；和一個第二復(fù)合分支，把所述第一和第二輸入與所述輸出耦合，所述第二復(fù)合分支對于第二組的唯一輸入信號，傳導(dǎo)第二輸出信號；從而為多值邏輯信號處理提供一種多位邏輯功能。4．權(quán)利要求3的用于多值邏輯的多位信號處理電路，其中所述第一復(fù)合分支還包括一個附加級，所述附加級防止所述第一復(fù)合分支的至少一個開關(guān)的反向偏置。5．一種用于多值邏輯的信息信號處理電路，包括一個第一開關(guān)，所述第一開關(guān)與一個第一源電壓耦合，并且具有一個第一開關(guān)輸入和一個第一開關(guān)輸出，當(dāng)施加在所述第一開關(guān)輸入上的輸入信號電壓與所述第一源電壓足以相差第一閾值電壓時，所述第一開關(guān)把所述第一源電壓傳送到所述第一開關(guān)輸出；和一個第二開關(guān)，所述第二開關(guān)與所述第一開關(guān)耦合，所述第二開關(guān)與一個第二源電壓耦合，并且具有一個與所述第一開關(guān)輸入耦合的第二開關(guān)輸入和一個與所述第一開關(guān)輸出耦合的第二開關(guān)輸出，當(dāng)施加在所述第二開關(guān)輸入上的所述輸入信號電壓與所述第二源電壓足以相差第二閾值電壓時，所述第二開關(guān)把所述第二源電壓傳送到所述第二開關(guān)輸出；從而通過適當(dāng)?shù)剡x擇所述第一開關(guān)，所述第一開關(guān)要求的所述第一閾值電壓，所述第二開關(guān)，和所述第二開關(guān)要求的所述第二閾值電壓，該信息信號處理電路響應(yīng)所述輸入信號電壓，控制所述第一源電壓或所述第二源電壓的傳送，從而實現(xiàn)一種多值邏輯電路。6．權(quán)利要求5的用于多值邏輯的信息信號處理電路，還包括所述第一源電壓加所述第一閾值電壓，疊加所述第二源電壓加所述第二閾值電壓，以提供連續(xù)輸出。7．權(quán)利要求5的用于多值邏輯的信息信號處理電路，其中所述第一開關(guān)包括N溝道FET。8．權(quán)利要求5的用于多值邏輯的信息信號處理電路，其中所述第二開關(guān)包括P溝道FET。9．一種用于多值邏輯的信息信號處理電路，包括一個第一N溝道FET開關(guān)，所述第一開關(guān)與一個第一源電壓耦合，并且具有一個第一開關(guān)輸入和一個第一開關(guān)輸出，當(dāng)施加在所述第一開關(guān)輸入上的輸入信號電壓與所述第一源電壓足以相差第一閾值電壓時，所述第一開關(guān)把所述第一源電壓傳送到所述第一開關(guān)輸出；一個第二P溝道FET開關(guān)，所述第二開關(guān)與一個第二源電壓耦合，并且具有一個與所述第一開關(guān)輸入耦合的第二開關(guān)輸入，和一個與所述第一開關(guān)輸出耦合的第二開關(guān)輸出，當(dāng)施加在所述第二開關(guān)輸入上的所述輸入信號電壓與所述第二源電壓足以相差第二閾值電壓時，所述第二開關(guān)把所述第二源電壓傳送到所述第二開關(guān)輸出；和所述第一源電壓加所述第一閾值電壓，疊加所述第二源電壓加所述第二閾值電壓，以提供連續(xù)輸出；從而通過適當(dāng)?shù)剡x擇所述第一開關(guān)，所述第一開關(guān)要求的所述第一閾值電壓，所述第二開關(guān)，和所述第二開關(guān)要求的所述第二閾值電壓，該信息信號處理電路響應(yīng)所述輸入信號電壓，控制所述第一源電壓或所述第二源電壓的傳送，從而實現(xiàn)一種多值邏輯電路。10．一種用于處理具有三個或多個電平的信號的多值邏輯信號處理電路，包括一個第一輸入；一個輸出；一個第一終端分支，與所述第一輸入和所述輸出耦合，所述第一終端分支響應(yīng)所述第一輸入傳送的第一邏輯電平的輸入信號，傳送第一輸出信號；一個第二終端分支，與所述第一輸入和所述輸出耦合，所述第二終端分支響應(yīng)所述第一輸入傳送的第二邏輯電平的輸入信號，傳送第二輸出信號；當(dāng)所述第一輸入傳送所述第二邏輯電平信號時，所述第一終端分支不傳送所述第一輸出信號；以及當(dāng)所述第一輸入傳送所述第一邏輯電平信號時，所述第二終端分支不傳送所述第二輸出信號；從而該信號處理電路對輸入信號執(zhí)行邏輯操作，所述輸入信號控制所述輸出信號。11．權(quán)利要求10的多值邏輯信號處理電路，還包括一個第一中間分支，與所述第一輸入和所述輸出耦合，所述第一中間分支響應(yīng)所述第一輸入傳送的第三邏輯電平的輸入信號，傳送第三輸出信號；12．權(quán)利要求11的多值邏輯信號處理電路，其中所述第一終端分支包括P溝道耗盡型FET，從而所述第一終端分支響應(yīng)所述第一邏輯電平信號，傳送所述第一輸出信號，所述第一邏輯電平低于所述第一輸出信號加一個柵閾值。13．權(quán)利要求11的多值邏輯信號處理電路，其中所述第一終端分支包括P溝道增強型FET，從而所述第一終端分支響應(yīng)所述第一邏輯電平信號，傳送所述第一輸出信號，所述第一邏輯電平低于所述第一輸出信號減一個柵閾值。14．權(quán)利要求11的多值邏輯信號處理電路，其中所述第二終端分支包括N溝道耗盡型FET，從而所述第二終端分支響應(yīng)所述第二邏輯電平信號，傳送所述第二輸出信號，所述第二邏輯電平高于所述第二輸出信號減一個柵閾值。15．權(quán)利要求11的多值邏輯信號處理電路，其中所述第二終端分支包括N溝道增強型FET，從而所述第二終端分支響應(yīng)所述第二邏輯電平信號，傳送所述第二輸出信號，所述第二邏輯電平高于所述第二輸出信號加一個柵閾值。16．權(quán)利要求11的多值邏輯信號處理電路，其中所述第一中間分支包括一個第一中間FET，與所述第一輸入和所述輸出耦合；和一個第二中間FET，與所述第一輸入和所述輸出耦合。17．權(quán)利要求16的多值邏輯信號處理電路，還包括所述第一中間FET具有柵極、源極和漏極，并且限定一個上限值，在這個值之上所述第一中間分支不傳送所述第三輸出信號；所述第二中間FET具有柵極、源極和漏極，并且限定一個下限值，在這個值之下所述第一中間分支不傳送所述第三輸出信號；所述第一中間FET柵極與所述第一輸入和所述第二中間FET的所述柵極耦合；所述第一中間FET漏極與所述第二中間IGFET的所述源極耦合；以及所述第二中間FET漏極與所述輸出耦合。18．權(quán)利要求17的多值邏輯信號處理電路，其中所述第一中間FET是P溝道耗盡型IGFET；以及所述第二中間FET是N溝道增強型IGFET。19．權(quán)利要求17的多值邏輯信號處理電路，其中所述第一中間FET是P溝道增強型IGFET；以及所述第二中間FET是N溝道耗盡型IGFET。20．權(quán)利要求17的多值邏輯信號處理電路，其中所述第一中間FET是P溝道耗盡型IGFET；以及所述第二中間FET是N溝道耗盡型IGFET。21．權(quán)利要求11的多值邏輯信號處理電路，其中所述第一終端分支包括一個單FET。22．權(quán)利要求11的多值邏輯信號處理電路，其中所述第二終端分支包括一個單FET。23．權(quán)利要求11的多值邏輯信號處理電路，還包括一個第二輸出；一個第三終端分支，與所述第二輸入和所述輸出耦合，所述第三終端分支響應(yīng)所述第二輸入傳送的邏輯電平信號，傳送第四輸出信號；一個第四終端分支，與所述第二輸入和所述輸出耦合，所述第四終端分支響應(yīng)所述第二輸入傳送的邏輯電平信號，傳送第五輸出信號；從而對所述第一和第二輸入傳送的輸入信號執(zhí)行多值邏輯操作。24．權(quán)利要求23的多值邏輯信號處理電路，還包括一個第二中間分支，與所述第二輸入和所述輸出耦合，所述第二中間分支響應(yīng)所述第二輸入傳送的邏輯電平信號，傳送第六輸出信號。25．權(quán)利要求24的多值邏輯信號處理電路，其中所述第二中間分支包括多個IGFET對，各IGFET對限定一個輸入信號的唯一帶寬，對于該唯一帶寬各所述IGFET對傳送信號。26．權(quán)利要求25的多值邏輯信號處理電路，還包括一個附加級，所述附加級防止該多值邏輯信號處理電路的至少一個分支的反向偏置。27．一種用于處理具有三個或多個電平的信號的多值邏輯信號處理電路，包括一個第一輸入；一個第二輸入一個輸出；一個第一終端分支，與所述第一輸入和所述輸出耦合，所述第一終端分支響應(yīng)所述第一輸入傳送的第一邏輯電平的輸入信號，傳送第一輸出信號；一個第二終端分支，與所述第一輸入和所述輸出耦合，所述第二終端分支響應(yīng)所述第一輸入傳送的第二邏輯電平的輸入信號，傳送第二輸出信號；一個第三終端分支，與所述第二輸入和所述輸出耦合，所述第三終端分支響應(yīng)所述第二輸入傳送的第三邏輯電平的輸入信號，傳送第三輸出信號；一個第四終端分支，與所述第二輸入和所述輸出耦合，所述第四終端分支響應(yīng)所述第二輸入傳送的第四邏輯電平的輸入信號，傳送第四輸出信號；所述第一和第三終端分支形成一個第一復(fù)合分支，它能夠傳送第一復(fù)合輸出信號；所述第二和第四終端分支形成一個第二復(fù)合分支，它能夠傳輸?shù)诙?fù)合輸出信號；當(dāng)所述第一和第二輸入分別傳送所述第一和第三邏輯電平信號時，所述第一復(fù)合分支僅傳送所述第一復(fù)合輸出信號；當(dāng)所述第一和第二輸入分別傳送所述第二和第四邏輯電平信號時，所述第二復(fù)合分支僅傳送所述第二復(fù)合輸出信號；從而提供一種多位多值邏輯電路，它響應(yīng)唯一的第一和第二輸入邏輯信號，提供唯一的輸出邏輯信號。28．權(quán)利要求27的用于處理具有三個或多個電平的多值邏輯信號處理電路，其中從CGOR,CGAND,CEQ,CSIGMA,GOR,GAND,EQ,SIGMA和XGOR所組成的組中，選擇該多值邏輯信號處理電路。全文摘要用于多值邏輯的電路結(jié)構(gòu)和結(jié)果電路。該電路結(jié)構(gòu)允許設(shè)計和制造n位的任何r值邏輯功能,其中r是大于1的整數(shù),而n是大于0的整數(shù)。這種結(jié)構(gòu)稱為補充對稱邏輯電路結(jié)構(gòu)(SUS－LOC)。在結(jié)合SUS－LOC的電路中,實現(xiàn)唯一地傳送電路響應(yīng)和輸出的電路分支。對于有些電路,并且由于開關(guān)元件的操作特性,必須結(jié)合附加電路元件或級,以防止“反向偏置”。SUS－LOC是全有源的。僅有源元件執(zhí)行邏輯合成,并且那些不直接涉及邏輯合成的元件,例如晶體管和/或其他無源元件,歸類于電路保護的任務(wù)。用已知技術(shù)、材料和設(shè)備,能完成用SUS－LOC結(jié)構(gòu)的限定所設(shè)計的r值、多值或多值邏輯電路的制造。文檔編號H03K19/094GK1307748SQ9980796公開日2001年8月8日申請日期1999年5月21日優(yōu)先權(quán)日1998年5月29日發(fā)明者埃德加·丹尼·奧爾森申請人:埃德加·丹尼·奧爾森