專利名稱：輸出驅(qū)動電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種如權(quán)利要求1的前序部分所述的輸出驅(qū)動電路和一種如權(quán)利要求8的前序部分所述的差動輸出驅(qū)動電路。
在集成電路中，輸出驅(qū)動電路被用來驅(qū)動元件的接線端(管腳)。由于數(shù)字集成電路的運行頻率不斷提高，控制輸出驅(qū)動電路的控制信號的上升和下降時間便變得越來越短。由于數(shù)字電路部分的高開關(guān)頻率，在電源線上將產(chǎn)生高頻電流脈沖。尤其在必須提供大電流來驅(qū)動感性、阻性或容性負載的輸出驅(qū)動電路中，電源線上的這種不理想的電流脈沖可能達到相當(dāng)大的值，并由此干擾其它電路部分的功能。此外，在感性負載情況下，由于電流變化過程中的突然改變會生成大的電壓振幅，這可能對其它電路部分的功能造成不理想的電磁干擾。
為了減小這種干擾，嘗試在對輸出驅(qū)動電路進行開關(guān)時，不但減小輸出驅(qū)動電路的電流變化過程的突然改變，而且還減小電源線上的電流脈沖。為此，輸出驅(qū)動電路的大驅(qū)動晶體管同所屬的控制器一起以已知的方式被劃分成由較小驅(qū)動晶體管組成的鏈，亦即所謂的驅(qū)動級，并對所述鏈的各個驅(qū)動級進行時間錯開地控制。所以，雖然輸出信號的上升時間延長了，但是電流脈沖和感應(yīng)干擾電壓減小了。
在歐洲專利EP0340731B1中講述過一種輸出驅(qū)動電路，其中多個驅(qū)動級并行聯(lián)接，并通過串聯(lián)在驅(qū)動級上的RC網(wǎng)絡(luò)來進行時間錯開地控制。RC網(wǎng)絡(luò)由串聯(lián)在驅(qū)動晶體管上的電阻和單個驅(qū)動晶體管的門極-源極電容構(gòu)成。其中每個驅(qū)動晶體管都具有一個特定的延遲時間，該時間可由不同的R或C值來進行調(diào)節(jié)。然而，在集成電路上實現(xiàn)電阻具有如下缺點，即對面積的需要較大，而且電阻的絕對值難以調(diào)整。
在美國專利US4,992,676中曾公開一種輸出驅(qū)動電路，其中單個的驅(qū)動級錯接成一條鏈。其中，所述鏈的每個驅(qū)動級均由前面的驅(qū)動級來控制。其中延遲由通過前面各級的信號時延來決定。然而輸出驅(qū)動電路的關(guān)斷對于所有的驅(qū)動級來說都是并行而且同時進行的，從而導(dǎo)致電流變化過程的突然改變，并且譬如在所聯(lián)接的電感中導(dǎo)致感應(yīng)干擾電壓。
在美國專利US5,355,029中公開過另外一種輸出驅(qū)動電路，其中為了減小開關(guān)過程中的電流和電壓尖峰，在第一和第二驅(qū)動級之間設(shè)置了RC網(wǎng)絡(luò)。然而，這里驅(qū)動晶體管的關(guān)斷同樣是并行而且同時進行的，從而沒有排除上述關(guān)斷中的缺點。
因此，本發(fā)明的任務(wù)在于，提供一種輸出驅(qū)動電路，該電路不僅在驅(qū)動晶體管導(dǎo)通時，而且在其關(guān)斷時均在驅(qū)動級之間設(shè)置了延時。
該任務(wù)由權(quán)利要求1的特征部分所述的輸出驅(qū)動電路或權(quán)利要求8的特征部分所述的差動輸出驅(qū)動電路來解決。本發(fā)明的優(yōu)選擴展方案由各從屬權(quán)利要求給出。
輸出驅(qū)動電路的一種實施方案具有多個成對的驅(qū)動控制器和驅(qū)動電路、以及一個控制裝置。在每一對中，驅(qū)動控制器與驅(qū)動電路相聯(lián)接，并且驅(qū)動控制器與串的開頭和結(jié)尾的驅(qū)動控制器相串聯(lián)。控制裝置分析輸出驅(qū)動電路的輸入信號，并根據(jù)分析結(jié)果來轉(zhuǎn)換通過驅(qū)動控制器串的信號傳輸方向。此外，輸入信號不僅傳輸?shù)降谝粋€而且傳輸?shù)阶钅┮粋€驅(qū)動控制器。在輸出驅(qū)動級的導(dǎo)通過程中，輸入信號從第一個傳輸至最末一個驅(qū)動級，而在關(guān)斷過程中它從最末一個傳輸至第一個驅(qū)動級。由于經(jīng)過單個驅(qū)動級的信號傳輸時間而在開關(guān)過程中產(chǎn)生了延時。從而不但有利地實現(xiàn)了驅(qū)動級的延時導(dǎo)通，還實現(xiàn)了其延時關(guān)斷，并且減小了感性負載中的感應(yīng)干擾電壓以及電源線上的電流脈沖。
有一個尤其優(yōu)選的實施方案，其中驅(qū)動電路具有不同的電流驅(qū)動能力。在此，譬如電流驅(qū)動能力可以從第一個向最末一個驅(qū)動級遞增。于是，第一個驅(qū)動級的驅(qū)動電路所傳輸?shù)碾娏髅芏葍?yōu)選地比最末一個驅(qū)動級的驅(qū)動電路小。因此，諸如由于導(dǎo)線中達到較高的電流密度而產(chǎn)生的電遷移效應(yīng)得到減弱。
在本發(fā)明的一個優(yōu)選的實施方案中，驅(qū)動控制器具有至少一個反相電路和多個開關(guān)，并可以用數(shù)字電路技術(shù)的元件來簡單地實現(xiàn)。為了在單個驅(qū)動控制器中產(chǎn)生信號延時，至少設(shè)置了一個電容器，該電容器輔助反相電路產(chǎn)生信號延時。電容器有利地延長了通過驅(qū)動控制器的信號傳輸時間，使得能夠在電壓和電流變化過程中延長上升和下降時間。
在一個尤其優(yōu)選的實施方案中，驅(qū)動控制器的開關(guān)是作為晶體管來實現(xiàn)的。
在輸出驅(qū)動電路的一個尤其優(yōu)選的實施方案中，該電路是用CMOS技術(shù)來制造的。在這種實施方案中尤其有利的是，輸出驅(qū)動電路的開關(guān)可以由單個的p溝道和n溝道MOS晶體管來實現(xiàn)。
本發(fā)明的一種優(yōu)的實施方案涉及到一種差動輸出驅(qū)動電路，該電路具有其輸出交叉耦合的兩個輸出驅(qū)動電路。已經(jīng)證明，該實施方案尤其適合于驅(qū)動諸如變壓器等感性負載，原因是感應(yīng)電壓由于輸出信號的延遲導(dǎo)通或關(guān)斷而減小，由此，差動輸出驅(qū)動電路的輸出接點的負荷變小。此外，由于感應(yīng)電壓尖峰而產(chǎn)生的電磁干擾減小了。驅(qū)動電路延時導(dǎo)通和關(guān)斷的另一個優(yōu)點在于同步電壓的減小。從而減少了發(fā)送器和接收器的調(diào)整時間。
結(jié)合附圖，本發(fā)明的其它優(yōu)點、特征和應(yīng)用可能性由下面的實施例說明給出。在附圖中，

圖1示出了輸出驅(qū)動電路的一種實施例的電路圖；圖2A示出了驅(qū)動控制器的一種實施例的電路圖；圖2B示出了驅(qū)動電路的一種實施例的電路圖；圖3示出了把兩個輸出驅(qū)動電路組合成一個用于數(shù)字信號傳輸?shù)妮敵鲵?qū)動電路。
附圖1示出了具有一個數(shù)字輸入EIN以及兩個輸出AUS0和AUS1的輸出驅(qū)動電路。輸出AUS0可以被關(guān)斷或接通至輸出驅(qū)動電路的第二電源電壓VSS。在數(shù)字電路技術(shù)中，VSS常常與零電位相一致。這種輸出也公開地被稱為下拉式輸出。輸出AUS1同樣也可以被關(guān)斷或接通至輸出驅(qū)動電路的第一電源電壓VDD。如果VDD與數(shù)字電路技術(shù)中的高電位相一致，那么該輸出也公開地稱為上拉式輸出。
輸出驅(qū)動電路包含有四個驅(qū)動電路1、2、3及4，該驅(qū)動電路均具有兩個輸入17和18以及兩個輸出19和20。每個驅(qū)動電路的輸出19與輸出AUS1相聯(lián)接，而輸出20與輸出端AUS0相聯(lián)接。在所描繪的實施例中，每個驅(qū)動電路包含有兩個開關(guān)，其中第一個開關(guān)把輸出19與第一電源電壓VDD聯(lián)接起來，而第二個開關(guān)把輸出20與第二電源電壓VSS聯(lián)接起來。第一開關(guān)通過驅(qū)動電路的輸入17來進行數(shù)字控制，而第二開關(guān)通過驅(qū)動電路的輸出18來進行數(shù)字控制，其中這兩個開關(guān)通過邏輯狀態(tài)被導(dǎo)通或關(guān)斷。在輸入17上有邏輯零時，第一開關(guān)優(yōu)選地接通，與此相反，第二開關(guān)通過輸入18上的邏輯1而導(dǎo)通。
驅(qū)動電路成對地與驅(qū)動控制器5、6、7和8相聯(lián)接以形成一個驅(qū)動級，其中驅(qū)動控制器的輸出13均與驅(qū)動電路的輸入17相聯(lián)接，而驅(qū)動控制器的輸出14均與驅(qū)動電路的輸入18相聯(lián)接。每個驅(qū)動控制器包含有兩個反相電路22和23、一個電容24和一個轉(zhuǎn)換開關(guān)21。反相電路連同電容24用于實現(xiàn)驅(qū)動控制器中的信號延遲，其中信號延遲可以通過其它的電容和反相電路來增大。反相電路的選擇，尤其是驅(qū)動能力的選擇在此是根據(jù)各個待控制的驅(qū)動電路來調(diào)整的，使得待控制的驅(qū)動電路在開關(guān)過程中的時間延遲對于各個驅(qū)動級相等。通過驅(qū)動控制器的轉(zhuǎn)換輸入端12而控制的轉(zhuǎn)換開關(guān)在驅(qū)動控制器的輸入10和輸入11之間進行切換。從而兩個輸入10和11之一交替地與第一反相器22的輸入端相聯(lián)。
驅(qū)動控制器串聯(lián)地聯(lián)接，其中，第一驅(qū)動控制器5的第一輸入10和所述串中最末一個驅(qū)動器8的第二輸入通過導(dǎo)線16與控制裝置9相聯(lián)接。通過導(dǎo)線15，各驅(qū)動控制器的轉(zhuǎn)換輸入端12與控制裝置相聯(lián)接。另外，通過導(dǎo)線25或26，第一驅(qū)動控制器5或最末一個驅(qū)動控制器8的第一輸出與控制裝置相聯(lián)接。從第一驅(qū)動控制器5開始，各驅(qū)動控制器6～8與后面各驅(qū)動控制器如此地聯(lián)接，即驅(qū)動控制器的第一輸出13與后面的驅(qū)動控制器的第一輸入10相聯(lián)接。從最末一個驅(qū)動控制器8開始，各驅(qū)動控制器的第一輸出13與各個前面的驅(qū)動控制器的第二輸入11相聯(lián)接。控制裝置與輸出驅(qū)動電路的輸入EIN相聯(lián)接。
下面來講述輸出驅(qū)動電路的功能。如果在數(shù)字輸入EIN上加有邏輯1，那么上拉輸出AUS1和下拉輸出AUS0就應(yīng)導(dǎo)通?？刂蒲b置根據(jù)輸入信號EIN來轉(zhuǎn)換通過驅(qū)動控制器串的信號傳輸方向。在兩個輸出AUS0和AUS1導(dǎo)通時，均切換到各驅(qū)動控制器的第一輸入上，使得輸入信號經(jīng)第一驅(qū)動控制器5、第二驅(qū)動控制器6直至最末一個驅(qū)動器8而流經(jīng)串中所有的驅(qū)動控制器。由此，驅(qū)動電路時間錯開地導(dǎo)通，并且電流驅(qū)動能力在輸出AUS0和AUS1上逐級慢慢上升。在所聯(lián)接的電感中，由于快速電流變化而產(chǎn)生的具有本文開頭所述缺點的電壓尖峰從而得到減小。這時如果輸入信號接到邏輯零，那么兩個輸出AUS0和AUS1被關(guān)斷。對此，控制裝置均切換到各驅(qū)動控制器的第二輸入上，使得最末的驅(qū)動控制器8首先導(dǎo)通，然后倒數(shù)第二個驅(qū)動控制器7導(dǎo)通，最后是第一驅(qū)動控制器5。從而輸出級被時間錯開地關(guān)斷，并且電流驅(qū)動能力在輸出端上慢慢下降。
在附圖2A中描繪了以CMOS電路技術(shù)實現(xiàn)的驅(qū)動控制器的實施例。在該例中，轉(zhuǎn)換開關(guān)21是由錯接成所謂的轉(zhuǎn)接門或傳輸門的晶體管T1、T2、T3和T4來實現(xiàn)的。由晶體管T1和T2構(gòu)成的轉(zhuǎn)接門對第一輸入10進行開關(guān)操作，而由晶體管T3和T4構(gòu)成的轉(zhuǎn)接門對第二輸入11進行開關(guān)操作。轉(zhuǎn)換輸入端12與晶體管T2和T3的控制接點相聯(lián)，并通過反相器27與晶體管T1和T4的控制接點相聯(lián)。兩個轉(zhuǎn)接門的輸出與第一反相器22的輸入和電容24相聯(lián)。第二反相器23與第一反相器相聯(lián)，而反相器23的輸出構(gòu)成了驅(qū)動控制器的第一非反相的輸出13。驅(qū)動控制器的第二反相輸出14與第一反相器22的輸出相聯(lián)。電容器23和第一第二反相器對用于驅(qū)動電路的控制信號進行延遲，而驅(qū)動電路是通過輸出13和14來控制的?？刂菩盘柕臅r延以及由此與驅(qū)動控制器相聯(lián)的驅(qū)動電路的導(dǎo)通和關(guān)斷延遲可以通過選擇電容及反相器來進行調(diào)整。
圖2B示出了包含有用作開關(guān)的兩個CMOS技術(shù)MOS晶體管的驅(qū)動電路的實施例，其中p溝道MOSFET的負載段聯(lián)接在第一電源電壓VDD和輸出19之間，而n溝道MOSFET的負載段聯(lián)接在第二電源電壓VSS和輸出20之間。
圖3示出了兩個輸出驅(qū)動電路的一種組合，其中第一輸出驅(qū)動電路包含有一個控制裝置91，三個驅(qū)動控制器51、61和71以及三個驅(qū)動電路101、201和301。該種裝置譬如在應(yīng)用于ISDN元件的、具有差動輸出的UPN發(fā)送器中用于傳輸控制。第二輸出驅(qū)動電路包含有一個控制裝置92，三個驅(qū)動電路52、62和72以及三個驅(qū)動電路102、202和302。通過導(dǎo)線151或152，控制裝置91或92對驅(qū)動控制器51、61、71或52、62、72的輸入進行切換。導(dǎo)線161或162再次把第一驅(qū)動控制器51或51的第一輸入和最末驅(qū)動控制器71或72的第二輸入同控制裝置91或92聯(lián)接起來。第一輸出驅(qū)動電路的上拉輸出AUS11同第二輸出驅(qū)動電路的下拉輸出AUS02及變壓器的接點U2聯(lián)接起來。而第一輸出驅(qū)動電路的下拉輸出AUS01同第二輸出驅(qū)動電路的上拉輸出AUS12及變壓器的接點U1相聯(lián)。變壓器在其二次側(cè)與負載電阻R1相聯(lián)。通過施加不同的輸入信號組合就可以由兩個輸出驅(qū)動電路來驅(qū)動變壓器。從而下列的輸入信號組合(EIN0、EIN1)在變壓器的接點(U1、U2)上產(chǎn)生相應(yīng)的電壓(“關(guān)斷”表示輸出被關(guān)斷，且該輸出上的電位不確定)(EIN0,EIN1) (AUS01,AUS12) (AUS02,AUS11)(U1,U2)(1,1)(VSS,VDD) (VSS,VDD)禁止?fàn)顟B(tài)(1,0)(VSS，關(guān)斷)(關(guān)斷，VDD) (VSS,VDD)(0,1)(關(guān)斷，VDD)(VSS，關(guān)斷) (VDD,VSS)(0,0)(關(guān)斷，關(guān)斷) (關(guān)斷，關(guān)斷)(關(guān)斷，關(guān)斷)輸入信號組合(1、1)被禁止，原因是其中所有的開關(guān)導(dǎo)通，且第一電源電壓VDD和第二電源電壓VSS短路。期間流經(jīng)開關(guān)的大電流可能損壞驅(qū)動電路。輸入信號組合為(0、0)時，輸出完全關(guān)斷，使得變壓器的接點U1和U2上的電位不確定。在這種狀態(tài)下沒有電流流過驅(qū)動電路。在輸入信號組合(1、0)轉(zhuǎn)變至(0、1)或從(0、1)轉(zhuǎn)變至(1、0)時，驅(qū)動電路101、201、301和102、202、302被時間錯開地導(dǎo)通或關(guān)斷，由此在變壓器的一次側(cè)，導(dǎo)通時的同步脈沖和關(guān)斷時的同步電壓明顯減小。此外，由于驅(qū)動電路的時間錯開地關(guān)斷，減小了變壓器中感應(yīng)的過高電壓，并由此改善了電路的電磁特性。
驅(qū)動電路的電流驅(qū)動能力大小通常是不同的。其中，與第一驅(qū)動控制器51、52相聯(lián)的驅(qū)動電路101、102所具有的電流驅(qū)動能力比與最末驅(qū)動控制器71、72相聯(lián)的驅(qū)動電路301、302要低。在驅(qū)動電路導(dǎo)通或關(guān)斷時，最弱的驅(qū)動電路101、102或最強的301、302就首先導(dǎo)通或關(guān)斷。該措施還減小了當(dāng)驅(qū)動電路導(dǎo)通或關(guān)斷時在變壓器中所感應(yīng)的電壓。另外，由此避免了第一驅(qū)動級101、102在導(dǎo)通時所產(chǎn)生的非常大的電流密度，而該電流密度可能促進第一驅(qū)動級的驅(qū)動電路的晶體管和導(dǎo)線中的電遷移。
控制裝置91、92包含有用于分析輸入信號、并生成轉(zhuǎn)換信號的邏輯元件，該元件通過導(dǎo)線151、152來轉(zhuǎn)換通過驅(qū)動控制器串的信號方向。只須分析前文表格中所描述的輸入組合，并由此導(dǎo)出信號來切換驅(qū)動控制器的兩個輸入10和11。這可以譬如通過僅由邏輯門電路組成的簡單開關(guān)網(wǎng)絡(luò)來實現(xiàn)。
權(quán)利要求
1．集成電路的輸出驅(qū)動電路，該電路包含有一個用于接收輸入信號的輸入接點(EIN)、至少一個用于給出輸出信號的輸出接點(AUS0、AUS1)以及多個驅(qū)動級(1、5；2、6；3、7；4、8)，其中，各驅(qū)動級包含有驅(qū)動電路和驅(qū)動控制器，并且由所述驅(qū)動控制器的控制信號(13)來控制所述的驅(qū)動電路，其特征在于-各驅(qū)動控制器包含有第一輸入(10)和第二輸入(11)，其中根據(jù)轉(zhuǎn)換信號來活第一或第二輸入；-所述的驅(qū)動控制器相互串聯(lián)，其中，各驅(qū)動控制器的控制信號從串中第一驅(qū)動控制器(5)出發(fā)被傳輸給后面各驅(qū)動控制器的第一輸入，并且各驅(qū)動控制器的控制信號從串中最末驅(qū)動控制器(8)出發(fā)被傳輸給前面各驅(qū)動控制器的第二輸入；-所述輸出驅(qū)動電路包含有控制裝置(9)，該裝置通過轉(zhuǎn)換導(dǎo)線(15)把轉(zhuǎn)換信號傳輸至各驅(qū)動控制器；-所述第一驅(qū)動控制器的第一輸入及串中最末驅(qū)動控制器的第二輸入通過導(dǎo)線(16)同所述控制裝置相聯(lián)，該導(dǎo)線傳輸?shù)妮斎胄盘栄舆t于輸入接點(EIN)；-所述控制裝置使各驅(qū)動控制器在第一和第二輸入之間進行切換。
2．根據(jù)權(quán)利要求1所述的輸出驅(qū)動電路，其特征在于所述驅(qū)動電路具有不同的電流驅(qū)動能力。
3．根據(jù)權(quán)利要求1或2所述的輸出驅(qū)動電路，其特征在于各驅(qū)動控制器具有多個并聯(lián)連接的開關(guān)(T1、T2；T3、T4)、至少一個反相電路(22、23)和至少一個電容(24)。
4．根據(jù)前述權(quán)利要求之一所述的輸出驅(qū)動電路，其特征在于在所述的驅(qū)動控制器中設(shè)置有開關(guān)形式的晶體管(T1、T2、T3、T4)。
5．根據(jù)前述權(quán)利要求之一所述的輸出驅(qū)動電路，其特征在于各驅(qū)動控制器另外還輸出反相控制信號(14)。
6．根據(jù)權(quán)利要求5所述的輸出驅(qū)動電路，其特征在于各驅(qū)動電路接收控制信號(13)和互補控制信號(14)。
7．根據(jù)前述權(quán)利要求之一所述的輸出驅(qū)動電路，其特征在于所述輸出驅(qū)動電路是用CMOS技術(shù)來實施的。
8．差動輸出驅(qū)動電路，其特征在于權(quán)利要求1至7之一所述的第一和第二輸出驅(qū)動電路，其中，所述第一輸出驅(qū)動電路的輸出(AUS01、AUS11)與第二輸出驅(qū)動電路的輸出(AUS02、AUS12)交叉耦合。
全文摘要
本發(fā)明涉及一種集成電路的輸出驅(qū)動電路,該電路包含有多個成對的驅(qū)動電路(1、2、3、4)和驅(qū)動控制器(5、6、7、8)、以及一個控制裝置(9)。每對驅(qū)動控制器和驅(qū)動電路(1、5/2、6/3、7/4、8)構(gòu)成一個驅(qū)動級。驅(qū)動級相互串聯(lián)連接?？刂蒲b置(9)根據(jù)輸出驅(qū)動電路的輸入信號來轉(zhuǎn)換通過驅(qū)動級串的信號傳輸方向,使得在輸出驅(qū)動電路導(dǎo)通和關(guān)斷時,各驅(qū)動級時間錯開地進行開關(guān),由此減小了電源線上的電流脈沖和感性負載里感應(yīng)出來的干擾電壓。
文檔編號H03K17/695GK1314027SQ99809810
公開日2001年9月19日 申請日期1999年8月2日 優(yōu)先權(quán)日1998年8月18日
發(fā)明者D·基拉特, O·哈爾瑟, H·維爾克 申請人:因芬尼昂技術(shù)股份公司