掃描觸發(fā)器及相關(guān)方法
【技術(shù)領域】
[0001]本發(fā)明是關(guān)于一種掃描觸發(fā)器及相關(guān)方法，且特別是關(guān)于一種可有效解決維持時間違誤(hold time v1lat1n)的掃描觸發(fā)器及相關(guān)方法。
【背景技術(shù)】
[0002]半導體集成電路(例如芯片、晶粒)是由許多電路單元(cell)合成的，掃描觸發(fā)器就是最常用的標準電路單元之一。掃描觸發(fā)器可在一正常運作模式與一掃描測試模式間切換；掃描觸發(fā)器的電路架構(gòu)可等效為一多工器與一普通的觸發(fā)器電路(例如一主從式觸發(fā)器)。多工器設有一數(shù)據(jù)輸入端與一掃描輸入端；在正常運作模式與掃描測試模式下，多工器分別將數(shù)據(jù)輸入端與掃描輸入端導通至觸發(fā)器電路；觸發(fā)器電路則在一時鐘的觸發(fā)下對多工器所選擇導通而來的信號進行閂鎖取樣，也就是在正常運作模式下對數(shù)據(jù)輸入端傳入的信號進行閂鎖取樣，在掃描測試模式下對掃描輸入端傳入的信號進行閂鎖取樣。
[0003]為實現(xiàn)集成電路的正常功能，各掃描觸發(fā)器的數(shù)據(jù)輸入端會被耦接至集成電路中因應正常功能的邏輯區(qū)塊；相對地，掃描輸入端則可耦接至另一掃描觸發(fā)器的輸出端，使不同掃描觸發(fā)器串接為一掃描鏈，以在掃描測試模式下傳輸掃描測試的相關(guān)數(shù)據(jù)。請參考圖1，其是舉例示意一種典型的數(shù)字電路架構(gòu)；在此例中的兩個觸發(fā)器FF[1]與FF[2]皆為掃描觸發(fā)器，各觸發(fā)器設有端點D、S1、SE、CK與Q,分別為一數(shù)據(jù)輸入端、一掃描輸入端、一掃描致能端、一時鐘端與一輸出端。一端點QO經(jīng)由一邏輯區(qū)塊L0GIC[1]耦接至觸發(fā)器FF[1]的端點D，再于端點Ql經(jīng)另一邏輯區(qū)塊LOGIC [2]耦接至次一觸發(fā)器FF [2]，形成正常運作模式下的數(shù)據(jù)路徑。相對地，為了支持掃描測試模式，端點QO另行耦接至觸發(fā)器FF[1]的端點SI，端點Ql亦另行耦接至觸發(fā)器FF[2]的端點SI，形成掃描測試模式下的數(shù)據(jù)路徑，即掃描鏈。
[0004]圖1中也一并繪示了一典型的掃描觸發(fā)器架構(gòu)，其包括有晶體管Tpl至Tp6(如P溝道金屬氧化物半導體晶體管)、晶體管Tnl至Τη6 (如η溝道金屬氧化物半導體晶體管)，以及反相器1a與10b、12a與12b、14a與14b、16與18。由端點CK接收的時鐘經(jīng)由反相器1a反相至端點CKB，端點CKB的時鐘再經(jīng)由反相器1b反相至端點CKI ;端點SE的信號經(jīng)由反相器18反相至端點SEB。晶體管Tpl至Tp4、Tnl至Τη4形成一多工器32。晶體管Τρ5至Τρ6、Τη5至Τη6、反相器12a與14a、受控于端點CKI與CKB的反相器12b與14b以及反相器16則形成一觸發(fā)器電路34，以節(jié)點n0作為一內(nèi)部輸入端，并輸出至端點Q。當觸發(fā)器FF[1]要運作于掃描測試模式時，端點SE會被提升至高電平(邏輯I)，晶體管Tn2與Τρ2導通，使節(jié)點η0的電壓可受控于端點SI的信號，讓觸發(fā)器電路34能接收掃描鏈上傳入的信號；另一方面，晶體管Τρ3與Τη3則不導通。當觸發(fā)器FF[1]要運作于正常運作模式時，端點SE會被拉低至低電平(邏輯0)，晶體管Tn3與Τρ3導通，使節(jié)點η0的電壓可受控于端點D的信號，也就是讓觸發(fā)器電路34能接收正常運作的信號；另一方面，晶體管Τρ2與Τη2則不導通。
[0005]在圖1中，時鐘CKin用以觸發(fā)觸發(fā)器FF[I]與FF[2]中的觸發(fā)器電路(如觸發(fā)器電路34)。不過，因為邏輯電路L0GIC[1]與L0GIC[2]會各自引進信號延遲，故觸發(fā)器FF[1]與FF[2]于端點CK所接收的觸發(fā)時鐘CK[1]與CK[2]皆有所調(diào)整；延遲器CTSD[1]與CTSD[2]即用以代表時鐘樹合成所引入的時鐘延遲。然而，掃描鏈上的延遲和正常運作模式下的數(shù)據(jù)路徑延遲并不相同(前者通常較短)，依據(jù)正常功能所設定的時鐘會使掃描觸發(fā)器在掃描測試模式下違反相關(guān)的時序規(guī)格，例如說是違反維持時間的要求。同理，若依據(jù)掃描測試的時序調(diào)整各掃描觸發(fā)器的時鐘，掃描觸發(fā)器在正常運作模式下應有的功能就會受影響。為克服掃描觸發(fā)器的時序違誤，一種常用的技術(shù)是在掃描鏈上增設延遲用的緩沖器，例如圖1中的緩沖器BUFF[1]與BUFF[2]。然而，增設緩沖器也會增加集成電路的總面積，影響集成電路的集積度、增加功耗、繞線距離也變長，連帶亦降低掃描鏈重排序(reorder)的彈性。
[0006]為了兼顧正常運作時序與掃描鏈時序，集成電路的設計流程常要進行多次重復遞歸以在掃描鏈時序與正常運作時序間尋求妥協(xié)，不僅要耗費大量設計時間、成本與資源在集成電路中插入許多緩沖器，有時甚至完全無法收斂至兩全的局面。對先進、小尺寸的制程而言，由于端點CK至Q的延遲縮短、數(shù)據(jù)設置時間(setup time)較短、不同芯片間的時鐘變異較大與時鐘不確定性較高等等因素，維持時間違誤的影響更為嚴重，成為重大的電路設計難點。
[0007]另一些已知技術(shù)則嘗試將掃描鏈的延遲內(nèi)建至掃描觸發(fā)器中，如美國專利6389566,6895540與7649395。然而，這些已知技術(shù)仍有缺點，例如說是輸出端數(shù)目不符合標準電路元件、布局面積過大，于掃描鏈上引入延遲的效能(如每單位面積能提供的延遲)較低，以及/或者是在先進制程的低工作電壓下無法正常動作。

【發(fā)明內(nèi)容】

[0008]本發(fā)明的目的之一是提供一種掃描觸發(fā)器，包括一數(shù)據(jù)輸入端、一掃描輸入端、一觸發(fā)器電路，并包括一第一晶體管、多個第二晶體管、一第三晶體管、一第四晶體管、多個第五晶體管與一第六晶體管，用以形成一多工器。
[0009]第一晶體管有一第一柵極、一第一源極與一第一漏極，各個第二晶體管有一第二柵極、一第二源極與一第二漏極，第三晶體管有一第三柵極、一第三源極與一第三漏極，第四晶體管有一第四柵極、一第四源極與一第四漏極，各個第五晶體管有一第五柵極、一第五源極與一第五漏極，第六晶體管有一第六柵極、一第六源極與一第六漏極。觸發(fā)器電路有一第一內(nèi)部輸入端與一第二內(nèi)部輸入端。該些第二源極與第二漏極以及第一源極與第一漏極串連地I禹接于一第一電壓與第一內(nèi)部輸入端之間；第一柵極I禹接掃描輸入端，且該些第二柵極共同耦接至一第一致能信號。第三源極與第三漏極耦接于第一內(nèi)部輸入端與數(shù)據(jù)輸入端之間，第三柵極則耦接于一第二致能信號；其中，第二致能信號與該第一致能信號是互為反相。該些第五源極與第五漏極以及第四源極與第四漏極是串連地耦接于一第二電壓與第二內(nèi)部輸入端之間；第四柵極耦接掃描輸入端，且該些第五柵極是共同耦接至第二致能信號。第六源極與第六漏極耦接于第二內(nèi)部輸入端與數(shù)據(jù)輸入端之間，第六柵極則耦接于第二致能信號。
[0010]本發(fā)明的另一目的是提供一種應用于一電路布局的方法，包括:將多個第一類掃描觸發(fā)器擺放于該電路布局中，并于各個第一類掃描觸發(fā)器之旁預留一對應的鄰接閑置區(qū)域；進行一時鐘樹合成(clock tree synthesis)以替各第一類掃描觸發(fā)器提供一時鐘；針對該些第一類掃描觸發(fā)器進行一時序測試(包括維持時間測試)，并據(jù)以由該些第一類掃描觸發(fā)器中選出第一數(shù)目個待置換觸發(fā)器；并且，進行一置換步驟，將各該第一數(shù)目個待置換觸發(fā)器置換為一第二類掃描觸發(fā)器。其中，各個第二類掃描觸發(fā)器的面積大于各第一類掃描觸發(fā)器的面積，各個第一類掃描觸發(fā)器與對應鄰接閑置區(qū)域的總面積可涵蓋各個第二類掃描觸發(fā)器的面積。
[0011]各個第二類掃描觸發(fā)器包括一數(shù)據(jù)輸入端、一掃描輸入端、一觸發(fā)器電路(具有一內(nèi)部輸入端)、一第一晶體管與多個第二晶體管。第一晶體管與第二晶體管的源極與漏極串連地I禹接于一第一電壓與內(nèi)部輸入端之間；第一晶體管的柵極I禹接掃描輸入端，該些第二晶體管的柵極則是共同耦接在一起。本發(fā)明方法亦可包括一掃描重排序(scanreordering)。
[0012]為了對本發(fā)明的上述及其它方面有更佳的了解，下文特舉較佳實施例，并配合所附圖式，作詳細說明如下。
【附圖說明】
[0013]圖1示意的是典型掃描觸發(fā)器與其運用。
[0014]圖2示意的是依據(jù)本發(fā)明一實施例的掃描觸發(fā)器。
[0015]圖3示意的是依據(jù)本發(fā)明一實施例的布局，可用以實現(xiàn)圖2中的掃描觸發(fā)器。
[0016]圖4示意的是依據(jù)本發(fā)明一實施例的流程。
[0017][標號說明]
[0018]10