一種帶噪聲整形的并行逐次逼近模數(shù)轉(zhuǎn)換器的制造方法
【技術(shù)領(lǐng)域】
[0001] "一種帶噪聲整形的并行逐次逼近模數(shù)轉(zhuǎn)換器"（Noise-ShapingFlash SuccessiveApproximationRegisterAnalog-to-DigitalConverter, 縮寫為 Noise-ShapingFlash-SARADC)涉及一種新型的電路結(jié)構(gòu)，直接應(yīng)用的技術(shù)領(lǐng)域是微電子 學(xué)與固體電子學(xué)領(lǐng)域的中高速、中高精度模擬集成電路設(shè)計(jì)等。
【背景技術(shù)】
[0002]ADC-般分為全并行模數(shù)轉(zhuǎn)換器（FlashADC)、流水線模數(shù)轉(zhuǎn)換器（Pipeline ADC)、過采樣模數(shù)轉(zhuǎn)換器（2AADC)以及逐次逼近模數(shù)轉(zhuǎn)換器（SARADC)。品質(zhì)因數(shù)（F0M) 表示ADC每步轉(zhuǎn)換需要的能量，是衡量ADC設(shè)計(jì)水平的重要指標(biāo)。圖1總結(jié)了不同結(jié)構(gòu) 的ADC普遍適用的精度-速度范圍。FlashADC-般用于高速、低精度的領(lǐng)域。SARADC 在所有ADC中模擬元件最少、數(shù)字化程度最高，因此，SARADC是消耗能量最少、F0M最低 的ADC。在ISSCC2014 會(huì)議上，文獻(xiàn)[Hung-YenTai，Yao_ShengHu，Hung_WeiChenand Hsin-ShuChen,aA0. 85fJ/conversion-step10b200kS/sSubrangingSARADCin40nm CMOS",DigestofTechnicalPapersofIEEEInternationalSolid-StateCircuitsCo nference(ISSCC)，pp. 196-198, 2014.]設(shè)計(jì)的 10 位 200kS/sSARADC，F(xiàn)OM值僅 0? 85fJ/ st印，為目前世界上最低的FOM值。SARADC的FOM值大約為其它類型ADC的1/10~1/100。 但是SARADC受限于比較器失調(diào)和電容失配，精度普遍在12位以下，速度受限于二進(jìn)制搜 索算法的串行比較，傳統(tǒng)N位SARADC需要（N+1)個(gè)時(shí)鐘周期進(jìn)行轉(zhuǎn)換。2AADC精度集 中在12~24位，雖然2AADC能夠?qū)崿F(xiàn)極高的線性度，但隨著速率要求的提高，其模擬電 路設(shè)計(jì)的復(fù)雜度大大增加，導(dǎo)致功耗增加，惡化能量效率。高精度的PipelineADC由于其 受限于模擬高精度運(yùn)算放大器的設(shè)計(jì)，很難實(shí)現(xiàn)14位及以上的轉(zhuǎn)換精度，而且隨著工藝進(jìn) 步，電源電壓和晶體管本征增益不斷下降，使得依賴于高性能運(yùn)放的PipelineADC面臨越 來越嚴(yán)峻的挑戰(zhàn)。
[0003] 綜上所述，單一的ADC結(jié)構(gòu)很難實(shí)現(xiàn)高速、高精度以及低功耗的性能指標(biāo)，而以 SARADC為基本結(jié)構(gòu)的混合型ADC，利用其他類型ADC的精度、速度優(yōu)勢(shì)彌補(bǔ)SARADC的缺 陷，在高速、高精度以及低功耗設(shè)計(jì)領(lǐng)域取得了很大進(jìn)展，是近年來的研宄熱點(diǎn)。
[0004] 文獻(xiàn)[Ying-Zu Lin, Chun-Cheng Liu, Guan-Ying Huang, Ya-Ting Shyu, Yen-Ting Liu and Soon-Jyh Chang,uk9-Bit 150-MS/s subrange ADC based on SAR architecture in 90_nm CMOS"，IEEETransactions on Circuits and Systems I:Regular Papers, pp. 570-581，2013.]提出一種新型的混合型ADC，由Flash ADC和SAR ADC組成，即 Flash-SAR ADC，其工作原理如下：Flash ADC和SAR ADC同時(shí)對(duì)輸入電壓進(jìn)行采樣，F(xiàn)lash ADC進(jìn)行粗轉(zhuǎn)換，產(chǎn)生高4位轉(zhuǎn)換結(jié)果，之后從輸入電壓中減去高四位轉(zhuǎn)換結(jié)果對(duì)應(yīng)的模擬 電壓，即產(chǎn)生余差，SAR ADC再對(duì)余差進(jìn)行轉(zhuǎn)換，產(chǎn)生低4位的轉(zhuǎn)換結(jié)果，之后，SAR ADC輸出 的低4位的轉(zhuǎn)換結(jié)果和Flash ADC輸出的高4位轉(zhuǎn)換結(jié)果錯(cuò)位相加，得到最終的7位轉(zhuǎn)換結(jié) 果。Flash-SAR ADC利用Flash ADC的高速優(yōu)勢(shì)來彌補(bǔ)SAR ADC的低速缺陷，從整體上提高 了ADC的能量效率比。但是該Flash-SARADC的缺陷在于：Flash-SARADC中的FlashADC所含比較器個(gè)數(shù)較多，隨精度呈指數(shù)增長，限制了Flash-SARADC在高精度領(lǐng)域的應(yīng)用。
[0005] 文獻(xiàn)[Omid Rajaee，Seiji Takeuchi, Mitsuru Aniya, Koichi Hamashita and Un-Ku Moon,aLow-0SR over-ranging hybrid ADC incorporating noise-shaped two-step quantizer"，IEEE Journal of Solid-State Circuits, pp. 2458-2468, 2011.]中提出了一 種新穎的噪聲整形技術(shù)，如圖2所示。后一級(jí)對(duì)前一級(jí)的量化噪聲進(jìn)行提取，提取之后通過 傳輸函數(shù)H(z)反饋到輸入端，反饋路徑提供的信號(hào)反映在數(shù)字輸出端，經(jīng)過該反饋網(wǎng)絡(luò)之 后，前級(jí)的量化噪聲被抵消，后級(jí)的量化噪聲E2被整形。該文獻(xiàn)基于兩步ADC構(gòu)造噪聲整 形功能，兩級(jí)之間需要引入余差放大器G，使其余差范圍為[一VREF~+VREF]，而隨著工藝 進(jìn)步，電源電壓和晶體管尺寸的不斷降低使得放大器的設(shè)計(jì)日趨困難。同時(shí)，傳輸函數(shù)H(z) 和余差放大器增益G之間必須滿足一定的關(guān)系才能達(dá)到噪聲整形的效果。此外，前級(jí)和后 級(jí)均需要延遲模塊z_ 5，增加了時(shí)序的復(fù)雜度。

【發(fā)明內(nèi)容】

[0006] 本發(fā)明針對(duì)【背景技術(shù)】的不足解決的技術(shù)問題是提出一種具有高精度、高線性度、 帶噪聲整形的并行逐次逼近模數(shù)轉(zhuǎn)換器。
[0007] 本發(fā)明的技術(shù)方案是一種帶噪聲整形的并行逐次逼近模數(shù)轉(zhuǎn)換器，該模數(shù)轉(zhuǎn)換器 由前級(jí)FlashADC和后級(jí)的SARADC共同組成，前級(jí)FlashADC的輸入電壓為后級(jí)SARADC 的輸入與后級(jí)SARADC的模擬輸出之差，再與輸入電壓Vin求和得到的電壓，前級(jí)Flash ADC的數(shù)字輸出為后級(jí)SARADC的輸入電壓為前級(jí)FlashADC的輸入與前級(jí)Flash ADC的模擬輸出之差，再經(jīng)過單位延遲模塊后的電壓，后級(jí)SARADC的數(shù)字輸出為0^2;最 后將D〇ut，JPD。^^錯(cuò)位相加，得到轉(zhuǎn)換結(jié)果。
[0008] 本發(fā)明提出一種帶噪聲整形的并行逐次逼近模數(shù)轉(zhuǎn)換器，與傳統(tǒng)的Flash-SAR ADC相比，具有精度更高、線性度更好的效果。相比文獻(xiàn)[OmidRajaee，Seiji Takeuchi,MitsuruAniya,KoichiHamashitaandUn-KuMoon, "Low-OSRover-ranging hybridADCincorporatingnoise-shapedtwo-stepquantizer"，IEEEJournalof Solid-StateCircuits,pp. 2458-2468, 2011.]基于兩步ADC構(gòu)造噪聲整形功能，本發(fā)明基 于Flash-SARADC構(gòu)造噪聲整形功