具有啟動電路的延遲單元及自適應(yīng)啟動的環(huán)形振蕩器的制造方法
【專利說明】
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及集成電路設(shè)計領(lǐng)域，特別涉及一種具有啟動電路的延遲單元及自適應(yīng)啟動的環(huán)形振蕩器。
【【背景技術(shù)】】
[0002]環(huán)形振蕩器的啟動問題一直存在，現(xiàn)有技術(shù)中，通常的方式是通過設(shè)置一個系統(tǒng)脈沖來處理此事。雖然系統(tǒng)脈沖沖擊振蕩器可以解決環(huán)形振蕩器的啟動問題，但是會帶來以下缺點:
[0003]1、需要系統(tǒng)設(shè)定專門的時間來給振蕩器一個沖擊脈沖，這樣會占用系統(tǒng)資源；
[0004]2、由于系統(tǒng)沖擊只是給一個沖擊脈沖，如果在某些條件下系統(tǒng)沖擊脈沖失效，系統(tǒng)無法得到振蕩器的當(dāng)前狀態(tài)，因此，如果一次沖擊不成功，系統(tǒng)是不會再發(fā)沖擊脈沖的。這樣，環(huán)形振蕩器仍然存在無法正常啟動的可能。
[0005]因此，有必要提供一種改進(jìn)的技術(shù)方案來克服上述問題。
【
【發(fā)明內(nèi)容】
】
[0006]本發(fā)明的目的在于提供一種具有啟動電路的延遲單元及自適應(yīng)啟動的環(huán)形振蕩器，其采用自適應(yīng)算法，不需要系統(tǒng)干預(yù)，利用振蕩器內(nèi)部的反饋機(jī)制來啟動環(huán)形振蕩器，不需要系統(tǒng)發(fā)送脈沖來啟動，從而簡化系統(tǒng)性設(shè)計。
[0007]為了解決上述問題，根據(jù)本發(fā)明的一個方面，本發(fā)明提供一種具有啟動電路的延遲單元，其包括差分延遲電路和啟動電路。所述差分延遲電路包括第一延遲分支和第二延遲分支，所述第一延遲分支包括用于接收差分信號的同相輸入端和用于輸出差分信號的同相輸出端；第二延遲分支包括用于接收差分信號的反相輸入端和用于輸出差分信號的反相輸出端；所述啟動電路包括使能端、與同相輸入端相連的第一輸出端和與反相輸入端相連的第二輸出端，當(dāng)所述使能端接收到使能起振信號時，所述啟動電路通過其第一輸出端和第二輸出端輸出一對差分信號，當(dāng)所述使能端接收到非使能起振信號時，所述啟動電路不工作。
[0008]進(jìn)一步的，所述啟動電路包括PMOS晶體管MPOA和MP1A，NMOS晶體管MNOA和麗1A，所述使能端包括第一使能端口 START_P和第二使能端口 START_N。所述PMOS晶體管MPlA和NMOS晶體管MNlA依次連接于電源端V/I_SUPPLY和接地端VSS之間，PMOS晶體管MPlA的柵極與高電平HIGH相連，NMOS晶體管麗IA的柵極作為第二使能端口 START_N，所述PMOS晶體管MPlA和NMOS晶體管麗IA之間的連接節(jié)點作為所述第一輸出端；所述PMOS晶體管MPOA和NMOS晶體管MNOA依次連接于電源端V/I_SUPPLY和接地端VSS之間，PMOS晶體管MPOA的柵極作為第一使能端口 START_P，NM0S晶體管MNOA的柵極與低電平LOW相連，所述PMOS晶體管MPOA和NMOS晶體管MNOA之間的連接節(jié)點作為第二輸出端。
[0009]進(jìn)一步的，所述第一延遲分支包括第一反相器，所述第一反相器包括依次連接于電源端V/I_SUPPLY和接地端VSS之間的PMOS晶體管MPl和NMOS晶體管麗I，所述PMOS晶體管MPl的柵極和NMOS晶體管MNl的柵極的連接節(jié)點與所述第一延遲分支的同相輸入端INP相連，所述PMOS晶體管MPl的漏極和NMOS晶體管麗I的漏極之間的連接節(jié)點與所述第一延遲分支的同相輸出端VON相連；所述第二延遲分支包括第二反相器，所述第二反相器包括依次連接于電源端V/I_SUPPLY和接地端VSS之間的PMOS晶體管MPO和NMOS晶體管ΜΝ0，所述PMOS晶體管MPO的柵極和NMOS晶體管MNO的柵極的連接節(jié)點與所述第二延遲分支的反相輸入端INN相連，所述PMOS晶體管MPO的漏極和NMOS晶體管MNO的漏極之間的連接節(jié)點與所述第二延遲分支的反相輸出端VOP相連。
[0010]進(jìn)一步的，所述差分延遲電路還包括NMOS晶體管MNOB和MN1B，所述NMOS晶體管MNOB的漏極與所述PMOS晶體管MPO的漏極和NMOS晶體管MNO的漏極之間的連接節(jié)點相連，其源極與接地端VSS相連，其柵極與PMOS晶體管MPl的漏極和NMOS晶體管麗I的漏極之間的連接節(jié)點相連；所述NMOS晶體管麗IB的漏極與所述PMOS晶體管MPl的漏極和NMOS晶體管麗I的漏極之間的連接節(jié)點相連，其源極與接地端VSS相連，其柵極與PMOS晶體管MPO的漏極和NMOS晶體管MNO的漏極之間的連接節(jié)點相連。
[0011]根據(jù)本發(fā)明的另一個方面，本發(fā)明提供一種自適應(yīng)啟動的環(huán)形振蕩器，其包括振蕩器電路、起振檢測電路和反饋回路。所述振蕩器電路包括起振端和輸出端，其用于產(chǎn)生并通過其輸出端輸出時鐘信號；所述起振檢測電路基于所述振蕩器電路輸出的時鐘信號判定所述振蕩器電路是否已起振，并輸出表示所述振蕩器電路是否已起振的檢測信號；所述反饋回路基于所述檢測信號輸出相應(yīng)的起振信號給所述振蕩器電路的起振端。
[0012]進(jìn)一步的，若所述起振檢測電路檢測到所述振蕩器電路已起振，其輸出表示已起振的檢測信號，所述反饋回路基于此輸出非使能起振信號，所述振蕩器電路正常工作；若所述起振檢測電路檢測到所述振蕩器電路未起振，其輸出表示未起振的檢測信號，所述反饋回路基于該表示未起振的檢測信號輸出使能起振信號，以使所述振蕩器電路起振。
[0013]進(jìn)一步的，所述振蕩器電路包括至少兩個級聯(lián)的延遲單元。其中，至少一個延遲單元包括差分延遲電路和啟動電路，所述差分延遲電路包括第一延遲分支和第二延遲分支，所述第一延遲分支包括用于接收差分信號的同相輸入端和用于輸出差分信號的同相輸出端；第二延遲分支包括用于接收差分信號的反相輸入端和用于輸出差分信號的反相輸出端；所述啟動電路包括使能端、與同相輸入端相連的第一輸出端和與反相輸入端相連的第二輸出端，當(dāng)所述使能端接收到使能起振信號時，所述啟動電路通過其第一輸出端和第二輸出端輸出一對差分信號，當(dāng)所述使能端接收到非使能起振信號時，所述啟動電路不工作，所述具有啟動電路的延遲單元的使能端作為所述環(huán)形振蕩器的起振端。其余的每個延時單元包括差分延遲電路，所述差分延遲電路包括第一延遲分支和第二延遲分支，所述第一延遲分支包括用于接收差分信號的同相輸入端和用于輸出差分信號的同相輸出端；第二延遲分支包括用于接收差分信號的反相輸入端和用于輸出差分信號的反相輸出端。
[0014]進(jìn)一步的，所述振蕩器電路包括偶數(shù)個級聯(lián)的延遲單元，前一級延遲單元的同相輸出端和反相輸出端接后一級延遲單元的同相輸入端和反相輸入端，最后一級延遲單元的同相輸出端和反相輸出端分別接第一級延遲單元的反相輸入端和同相輸入端。
[0015]進(jìn)一步的，所述起振檢測電路通過檢測所述振蕩器電路輸出的時鐘信號的頻率是否高于預(yù)先設(shè)定的閾值，以確定所述振蕩器電路是否已起振，當(dāng)檢測到所述時鐘信號的頻率高于預(yù)先設(shè)定的閾值時，所述起振檢測電路輸出第一邏輯電平；當(dāng)檢測到所述時鐘信號的頻率低于預(yù)先設(shè)定的閾值時，所述起振檢測電路輸出第二邏輯電平。
[0016]進(jìn)一步的，所述起振檢測電路包括延遲器、異或門、反相器INVUPMOS晶體管MP4、電流源II，電阻Rl和電容Cl和施密特觸發(fā)器Smith Trigger，所述延遲器的輸入端與所述起振檢測電路的輸入端相連，延遲器的輸出端與異或門的第一輸入端相連，異或門的第二輸入端與所述起振檢測電路的輸入端相連，異或門的輸出端與反相器INVl的輸入端相連；電流源Il的正極與電源端VDD相連，其負(fù)極與PMOS晶體管MP4的源極相連，PMOS晶體管MP4的柵極與反相器INVl的輸出端相連，PMOS晶體管MP4的漏極與電容Cl的一端相連，電容Cl的另一端接地GND，電阻Rl與電容Cl并聯(lián)；所述施密特觸發(fā)器Smith Trigger的輸入端與PMOS晶體管MP4的漏極相連，其的輸出端與所述起振檢測電路的輸出端。
[0017]進(jìn)一步的，所述反饋電路包括反相器INV2和INV3，反相器INV2的輸入端作為所述反饋電路的輸入端相連，其輸出端與所述反相器INV3的輸入端相連，反相器INV3的輸出端作為作其第一輸出端口，反相器INV2和INV3之間的連接節(jié)點作為其第二輸出端口，其中，第一輸出端口和第二輸出端口