時鐘信號發(fā)生電路的制作方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及電路領(lǐng)域，具體而言，涉及一種時鐘信號發(fā)生電路。
【背景技術(shù)】
[0002] 隨著半導(dǎo)體技術(shù)的發(fā)展，芯片的工作速度越來越高，對時鐘系統(tǒng)的要求越來越嚴(yán) 格。針對高速高精度的應(yīng)用環(huán)境，時鐘信號發(fā)生電路的延遲誤差對時鐘精度影響日益突出 而不可忽略。
[0003] 基于比較器的片上時鐘信號發(fā)生電路由于其實現(xiàn)簡單，可靠性高在實際芯片中應(yīng) 用十分廣泛。如圖1所示，目前的時鐘信號發(fā)生電路主要包括：信號整形電路102 (RS觸發(fā) 器）、閾值比較電路1〇4(比較器41 (CMP1)，比較器42(CMP2))、延遲生成電路106(恒流源 II和12、電容C1)。信號整形電路102包括：RS觸發(fā)器21，閾值比較電路104包括：閥值比 較器41和閥值比較器42。
[0004] 恒流源II和12在時鐘控制信號的控制下，輪流對電容C1進(jìn)行充放電，充放電時 間為一個周期，可由閾值電壓VT(VH，VL)、充放電電流和電容大小共同設(shè)定。比較器1與比 較器2的門限通過分壓電阻（Rl、R2、R3)分別設(shè)定為VH和VL，電容C1上電壓作為兩個比 較器的公共輸入信號，一旦電容C1上的電壓超過比較器的門限，則該比較器的輸出發(fā)生翻 轉(zhuǎn)，控制開關(guān)切換進(jìn)而對電容C1進(jìn)行反向充電或放電操作，系統(tǒng)穩(wěn)定后電容電壓將在VH和 VL間震蕩，信號波形如圖2所示。最后，RS觸發(fā)器將兩個比較器輸出的脈沖信號整合成占 空比50%的時鐘信號，并作為開關(guān)切換的控制信號。
[0005] 對于現(xiàn)有實現(xiàn)方案，由于比較器工作在大信號切換狀態(tài)，從而導(dǎo)致其轉(zhuǎn)換速率較 低，造成翻轉(zhuǎn)具有較大的延遲誤差（Tdl，Td2)。每次電容的電壓Vosc需要超過閾值電壓 VT-段時間后，比較器才能發(fā)生翻轉(zhuǎn)，超調(diào)部分又要經(jīng)歷一個恢復(fù)過程，從而造成2倍的時 延。這樣，每個震蕩周期內(nèi)的延遲誤差Td_tot= 2*(Tdl+Td2)，當(dāng)該電路應(yīng)用于生成高速時 鐘時，該延遲誤差就成為限制提高時鐘速度和精度的主要因素。
[0006] 由于比較器輸出為軌到軌震蕩，一方面，輸出到軌時比較器的輸出級進(jìn)入線性區(qū)， 從而造成響應(yīng)速度變慢，恢復(fù)時間增加；另一方面，信號擺幅隨電源電壓變化，又引起比較 器延遲受電源影響，使該時鐘信號發(fā)生電路在不同電源下的頻率一致性較差。此外，比較器 的閾值電壓VT由電阻（R1、R2、R3)分壓得到，使比較器的閾值也隨電源線性波動，又進(jìn)一步 劣化了該時鐘信號發(fā)生電路在不同電源下的頻率一致性。
[0007] 進(jìn)一步，上述兩個比較器的輸出信號為脈沖信號，因此，需要額外的RS觸發(fā)器對 該脈沖信號進(jìn)行整形，從而生成50%占空比的方波。然而，這又增加了硬件的開銷和不必要 的延遲誤差。
[0008] 對于電流切換電路，在開關(guān)SW1，SW2斷開時，由于電流沒有泄放通路，必然導(dǎo)致電 流源進(jìn)入線性區(qū)，在下一次需要其對電容進(jìn)行充電（或放電）時，就需要經(jīng)歷從線性到飽和 的一個恢復(fù)過程，從而進(jìn)一步增加了延遲誤差。
[0009] 針對現(xiàn)有技術(shù)中時鐘信號發(fā)生電路的延遲誤差過大的問題，目前尚未提出有效的 解決方案。

【發(fā)明內(nèi)容】

[0010] 本發(fā)明的主要目的在于提供一種時鐘信號發(fā)生電路，以至少解決上述現(xiàn)有技術(shù)中 時鐘信號發(fā)生電路的延遲誤差過大的問題。
[0011] 根據(jù)本發(fā)明實施例的一個方面，提供了一種可選的時鐘信號發(fā)生電路，包括：小信 號放大單元，包括：用于輸入閾值電壓的第一輸入端、用于輸入振蕩電壓的第二輸入端、用 于輸出第一差分信號的第一輸出端、用于輸出第二差分信號的第二輸出端，其中，所述小信 號放大單元用于根據(jù)所述閾值電壓和所述振蕩電壓進(jìn)行多級差分放大，以輸出組成第一差 分對的所述第一差分信號和所述第二差分信號；延遲單元，包括：與所述第一輸出端連接 的第三輸入端、與所述第二輸出端連接的第四輸入端、用于將所述振蕩電壓輸出給所述第 二輸入端的第三輸出端、一端與所述第三輸出端連接的電容，其中，所述延遲單元通過對所 述第一差分信號和所述第二差分信號進(jìn)行比較以判斷應(yīng)當(dāng)對所述電容進(jìn)行充電或放電操 作，并將所述電容的所述一端的電壓作為所述振蕩電壓進(jìn)行輸出；以及電平移位單元，包 括：與所述第一輸出端連接的第五輸入端、與所述第二輸出端連接的第六輸入端、用于將所 述閾值電壓輸出給所述第一輸入端的第四輸出端、用于輸出時鐘信號的第五輸出端，其中， 所述電平移位單元用于對所述第一差分信號和所述第二差分信號進(jìn)行差分放大，以輸出組 成第二差分對的第三差分信號和第四差分信號，并對所述第三差分信號和所述第四差分信 號進(jìn)行振幅轉(zhuǎn)換得到所述時鐘信號，其中，所述閾值電壓為所述第三差分信號或所述第四 差分信號的電壓。
[0012] 進(jìn)一步地，所述小信號放大單元包括：第一級差分放大器，包括：所述第一輸入 端、所述第二輸入端、用于輸出第五差分信號的第六輸出端、用于輸出第六差分信號的第七 輸出端，其中，所述第一級差分放大器用于對所述閾值電壓和所述振蕩電壓進(jìn)行比較和第 一級差分放大，以輸出組成第三差分對的所述第五差分信號和所述第六差分信號；第二級 差分放大器，包括：與所述第六輸出端連接的第七輸入端、與所述第七輸出端連接的第八輸 入端、所述第一輸出端、所述第二輸出端，其中，所述第二級差分放大器用于對所述第五差 分信號和所述第六差分信號進(jìn)行第二級差分放大，以輸出所述第一差分信號和所述第二差 分信號；有源反饋單元，包括：與所述第一輸出端連接的第九輸入端、與所述第二輸出端連 接的第十輸入端、與所述第六輸出端和所述第七輸入端連接的第八輸出端、與所述第七輸 出端和與所述第八輸入端連接的第九輸出端，其中，所述有源反饋單元用于根據(jù)所述第一 差分信號和所述第二差分信號將電壓控制的電流反饋至所述第二級差分放大器的所述第 七輸入端和所述第八輸入端。
[0013] 進(jìn)一步地，所述的時鐘信號發(fā)生電路，其特征在于，所述第一級差分放大器包括： 第一晶體管、第二晶體管、與所述第一晶體管的漏極連接的第一電阻、與所述第二晶體管的 漏極連接的第二電阻，其中，所述第一晶體管的柵極與所述第二輸入端連接，所述第二晶體 管的柵極與所述第一輸入端連接，所述第一晶體管的漏極為所述第七輸出端，所述第二晶 體管的漏極為所述第六輸出端；所述第二級差分放大器包括：第三晶體管、第四晶體管、與 所述第三晶體管的漏極連接的第三電阻、與所述第四晶體管的漏極連接的第四電阻，其中， 所述第三晶體管的柵極作為所述第七輸入端與所述第二晶體管的漏極連接，所述第四晶體 管的柵極作為所述第八輸入端與所述第一晶體管的漏極連接，所述第三晶體管的漏極為所 述第一輸出端、所述第四晶體管的漏極為所述第二輸出端。
[0014] 進(jìn)一步地，所述有源反饋單元包括：第五晶體管，所述第五晶體管的柵極作為所 述第十輸入端與所述第二輸出端連接，所述第五晶體管的漏極作為所述第八輸出端與所述 第二晶體管的漏極連接；第六晶體管，所述第六晶體管的柵極作為所述第九輸入端與所述 第一輸出端連接，所述第六晶體管的漏極作為所述第九輸出端與所述第一晶體管的漏極連 接。
[0015] 進(jìn)一步地，所述延遲單元包括：第七晶體管，所述第七晶體管的柵極為所述第三 輸入端；第八晶體管，所述第八晶體管的柵極為所述第四輸入端；電流鏡像單元，包括：與 所述第七晶體管的漏極連接的第十一輸入端、與所述第八晶體管的漏極連接的第十二輸入 端、與所述電容的所述一端連接的第十輸出端，其中，所述電流鏡像單元用于將所述第七晶 體管輸出的電流或所述第八晶體管輸出的電流進(jìn)行鏡像；所述電容，所述電容的所述一端 與所述第三輸出端連接，所述電容的另一端接地。
[0016] 進(jìn)一步地，所述延遲單元包括：第一恒流源，所述第一恒流源的一端與所述第七晶 體管和所述第八晶體管的源極，所述第一恒流源的另一端接地。
[0017] 進(jìn)一步地，所述電流鏡像單元包括：第九晶體管和第十晶體管，其中，所述第九晶 體管和所述第十晶體管為恒流源；第十一晶體管至第十四晶體管，其中，所述第十一晶體管 至所述第十四晶體管為共源共柵結(jié)構(gòu)；第十五晶體管和第十六晶體管，其中，所述第十五晶 體管和所述第十六晶體管為電流鏡結(jié)構(gòu)。
[0018] 進(jìn)一步地，所述電平移位單元包括：第三差分放大器，所述第三差分放大器包括： 所述第五輸入端、所述第六輸入端、第十一輸出端、第十二輸出端、與所述第十一輸出端連 接的第二恒流源、與所述第十二輸出端連接的第三恒流源，其中，所述第三差分放大器用于 對所述第一差分信號和所述第二差分信號進(jìn)行差分放大，以輸出組成所述第二差分對的第 三差分信號和第四差分信號，所述第十二輸出端為所述第四輸出端，所述第二恒流源和所 述第三恒流源用于設(shè)定共模輸出電平；軌到軌幅度調(diào)整單元，所述軌到軌幅度調(diào)整單元包 括：與所述第十一輸出端連接的第十三輸入端、與所述第十二輸出端連接的第十四輸入