信號(hào)接收電路的制作方法
【專利說(shuō)明】
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及電路設(shè)計(jì)技術(shù)領(lǐng)域，特別涉及一種信號(hào)接收電路，其可以接收信號(hào)幅度超過(guò)其內(nèi)器件的耐壓的電壓差分信號(hào)。
【【背景技術(shù)】】
[0002]隨著晶體管尺寸的不斷縮小，電源電壓也在按一定的比例降低。傳統(tǒng)的1/0(輸入/輸出)電壓已經(jīng)從5v以上，下降到3.3v和1.8v。以USB2.0 (Universal Serial Bus，即通用串行總線)為例，它是消費(fèi)類電子產(chǎn)品中最通用的一個(gè)接口，為了向下兼容USB1.1的標(biāo)準(zhǔn)，USB2.0必須具備發(fā)送和接收USB1.1規(guī)定的全速和低速信號(hào)的功能。而在最先進(jìn)的28nm及以下尺寸的半導(dǎo)體制造工藝中，普遍采用1.8v的晶體管作為接口電路的器件。1.Sv的晶體管四端(源，柵，漏，襯)相互之間的電壓差一般不能超過(guò)1.8v，在極端的情況下不能超過(guò)1.98v(電源電壓的10%偏差)。采用1.Sv器件接收和發(fā)送3.3v信號(hào)已經(jīng)成為接口電路設(shè)計(jì)的一個(gè)挑戰(zhàn)。同樣的，低壓器件接收和發(fā)送高壓信號(hào)都會(huì)遇到同樣的問(wèn)題和挑戰(zhàn)。
【
【發(fā)明內(nèi)容】
】
[0003]本發(fā)明的目的在于提供一種信號(hào)接收電路，其可以用耐壓的器件形成，但是可以接收高壓信號(hào)。
[0004]為了解決上述問(wèn)題，本發(fā)明提供一種信號(hào)接收電路，其包括:差分輸入單元，用于接收輸入的一對(duì)電壓差分信號(hào)，該對(duì)電壓差分信號(hào)包括第一電壓差分信號(hào)和第二電壓差分信號(hào)，在第一電壓差分信號(hào)和/或第二電壓差分信號(hào)的電壓高于第一預(yù)定閾值時(shí)，基于輸入的該對(duì)電壓差分信號(hào)產(chǎn)生第一對(duì)電流差分信號(hào)，在第一電壓差分信號(hào)和/或第二電壓差分信號(hào)的電壓低于第一預(yù)定閾值時(shí)，基于該對(duì)電壓差分信號(hào)的電壓至少產(chǎn)生第二對(duì)電流差分信號(hào)；第一電流比較單元，其比較第一對(duì)電流差分信號(hào)，并得到比較結(jié)果；第二電流比較單元，其比較第二對(duì)電流差分信號(hào)，并得到比較結(jié)果，其中綜合第一電流比較單元和第二電流比較單元的比較結(jié)果得到輸入的一對(duì)電壓差分信號(hào)的信號(hào)判決，其中該對(duì)電壓差分信號(hào)的差壓小于或等于第二電壓VDDH，第一電流比較單元、第二電流比較單元和差分輸入單元內(nèi)的器件為耐壓小于第二電壓，第一電流比較單元和第二電壓?jiǎn)卧缘谝浑妷篤DD為工作電壓，第一電壓VDD小于第二電壓VDDH。
[0005]進(jìn)一步的，所述電流比較單元為P型電流比較單元或N型電流比較單元，各個(gè)電流比較單元的輸出端連接在一起并與所述信號(hào)接收電路的輸出端相連。
[0006]進(jìn)一步的，所述P型電流比較單元包括NMOS晶體管麗31、麗32、麗33、麗34和PMOS晶體管PM31、PM32，其中NMOS晶體管麗31、麗32、麗33、麗34的源極連接接地端，晶體管麗31的柵極與晶體管麗32的柵極以及晶體管麗31的漏極相連，晶體管麗34的柵極與晶體管麗33的柵極以及晶體管麗34的漏極相連，PMOS晶體管PM31和PM32的源極與第一電源端相連，晶體管PM32的柵極與晶體管PM31的柵極以及晶體管PM32的漏極相連，晶體管麗32的漏極與晶體管PM31的漏極相連，晶體管麗32的漏極與晶體管PM31的漏極的中間節(jié)點(diǎn)作為所述P型電流比較單元的輸出端，晶體管麗33的漏極與晶體管PM32的漏極相連，晶體管MN31的漏極作為所述P型電流比較單元的一個(gè)輸入端連接輸入的一對(duì)電流差分信號(hào)中的一個(gè)，晶體管MN34的漏極作為所述P型電流比較單元的另一個(gè)輸入端連接一對(duì)電流差分信號(hào)中的另一個(gè)，第一電源端的電壓為第一電壓VDD。
[0007]進(jìn)一步的，所述N型電流比較單元包括NMOS晶體管MN41、MN42和PMOS晶體管PM41、PM42、PM43和PM44，其中NMOS晶體管MN41、MN42的源極連接接地端，晶體管MN41的柵極與晶體管MN42的柵極以及晶體管MN41的漏極相連，PMOS晶體管PM41、PM42、PM43和PM44的源極與第一電源端相連，晶體管PM43的柵極與晶體管PM44的柵極以及晶體管PM43的漏極相連，晶體管PM42的柵極與晶體管PM41的柵極以及晶體管PM42的漏極相連，晶體管MN42的漏極與晶體管PM41的漏極相連，晶體管MN42的漏極與晶體管PM41的漏極的中間節(jié)點(diǎn)作為所述N型電流比較單元的輸出端，晶體管MN41的漏極與晶體管PM44的漏極相連，晶體管PM43的漏極作為所述N型電流比較單元的一個(gè)輸入端連接輸入的一對(duì)電流差分信號(hào)中的一個(gè)，晶體管PM42的漏極作為所述N型電流比較單元的另一個(gè)輸入端連接輸入的一對(duì)電流差分信號(hào)中的另一個(gè)。
[0008]進(jìn)一步的，所述信號(hào)接收電路包括第一電源端和第二電源端，第一電源端的電壓為第一電壓VDD，第二電源端的電壓為第二電壓VDDH，所述差分輸入單元包括第一傳遞單元、第二傳遞單元、第一轉(zhuǎn)換單元和第二轉(zhuǎn)換單元，第一傳遞單元，其輸入的第一電壓差分信號(hào)和/或第二電壓差分信號(hào)的電壓高于VDD-Vthl時(shí)，將輸入的第一電壓差分信號(hào)和/或第二電壓差分信號(hào)分別傳遞至第一節(jié)點(diǎn)X和第二節(jié)點(diǎn)y，其中第一節(jié)點(diǎn)X和第二節(jié)點(diǎn)I的最高電壓小于第二電源端的電壓VDDH，Vthl為第一閾值電壓，其中VDD-Vthl為第一預(yù)定閾值；第一轉(zhuǎn)換單元將第一節(jié)點(diǎn)X的電壓和第二節(jié)點(diǎn)I的電壓轉(zhuǎn)換為第一對(duì)電流差分信號(hào)輸出，第二傳遞單元，其在輸入的第一電壓差分信號(hào)和/或第二電壓差分信號(hào)的電壓高于VDD+Vth2時(shí)，將輸入的第一電壓差分信號(hào)和/或第二電壓差分信號(hào)傳遞至第三節(jié)點(diǎn)a和第四節(jié)點(diǎn)b，其中Vth2為第二閾值電壓；第二轉(zhuǎn)換單元將第三節(jié)點(diǎn)a的電壓和第四節(jié)點(diǎn)b的電壓轉(zhuǎn)換為第一對(duì)電流差分信號(hào)輸出，其中第一轉(zhuǎn)換單元和第二轉(zhuǎn)換單元共享輸出電路。
[0009]進(jìn)一步的，第一傳遞單元包括PMOS晶體管PMl和PM2、電流源Il和12，電流源Il的一端與第二電源端相連，另一端與晶體管PMl的源極相連，晶體管PMl的漏極與第二電源端相連，電流源12的一端與第二電源端相連，另一端與晶體管PM2的源極相連，晶體管PM2的漏極與第二電源端相連，晶體管PMl的柵極作為差分輸入單元的第一差分輸入端接收輸入的一對(duì)電壓差分信號(hào)的第一電壓差分信號(hào)，其源極為第一節(jié)點(diǎn)X，晶體管PM2的柵極作為差分輸入單元的第二差分輸入端接收輸入的一對(duì)電壓差分信號(hào)的第二電壓差分信號(hào)，其源極為第二節(jié)點(diǎn)1，Vthl為PMOS晶體管PMl和PM2的導(dǎo)通閾值的絕對(duì)值。
[0010]進(jìn)一步的，第二傳遞單元包括PMOS晶體管PM5、PM6、PM7、PM8，晶體管PM5、PM7的柵極與第一電源端VDD相連，晶體管PM5的源極作為差分輸入單元的第一差分輸入端接收輸入的一對(duì)電壓差分信號(hào)的第一電壓差分信號(hào)，其漏極為第三節(jié)點(diǎn)a，晶體管PM7的源極作為差分輸入單元的第二差分輸入端接收輸入的一對(duì)電壓差分信號(hào)的第二電壓差分信號(hào)，其漏極為第四節(jié)點(diǎn)b，晶體管PM6的源極與第一電源端相連，其漏極與第三節(jié)點(diǎn)a相連，其柵極與第一電壓差分信號(hào)相連，晶體管PM8的源極與第一電源端相連，其漏極與第四節(jié)點(diǎn)b相連，其柵極與第二電壓差分信號(hào)相連，Vth2為PMOS晶體管MP5和MP7的導(dǎo)通閾值的絕對(duì)值。
[0011]進(jìn)一步的，第一轉(zhuǎn)換單元包括電流源13、PMOS晶體管PM3、PM4、PMlU PMl2, NMOS晶體管MN1、MN2、MN3、MN4、MN5、MN6，第二轉(zhuǎn)換單元包括電流源I2、PM0S晶體管PM9、PM10、PMlK PMl2, NMOS晶體管麗1、麗2、麗3、MN4、麗5、MN6，其中第一轉(zhuǎn)換單元和第二轉(zhuǎn)換單元共享PMOS晶體管PMl 1、PMl2、匪OS晶體管麗1、麗2、麗3、麗4、麗5、麗6，這部分電路為輸出電路，電流源13的一端與第二電源端相連，另一端與PMOS晶體管PM3、PM4的源極相連，晶體管PM3的柵極與第一節(jié)點(diǎn)X相連，晶體管PM4的柵極與第二節(jié)點(diǎn)y相連，電流源14的一端與第二電源端相連，另一端與PMOS晶體管PM9、PM10的源極相連，晶體管PM9的柵極與第三節(jié)點(diǎn)a相連，晶體管PMlO的柵極與第四節(jié)點(diǎn)b相連，晶體管PM11、PM12、W1、W2的柵極均與第一電源端VDD相連，晶體管PMll的源極與晶體管PM9以及PM3的漏極相連，晶體管PMl2的源極與晶體管PMlO以及PM4的漏極相連，晶體管PMll的源極與晶體管匪1的漏極相連，晶體管PM12的源極與晶體管匪2的漏極相連，晶體管匪I的源極與晶體管匪3的漏極相連，晶體管匪2的源極與晶體管匪5的漏極相連，晶體管麗3、MN4、麗5、MN6的漏極與接地端相連，晶體管麗3的柵極與晶體管NM4的柵極以及晶體管匪3的漏極相連，晶體管麗5的柵極與晶體管NM6的柵極以及晶體管NM5的漏極相連，晶體管NM4的漏極作為輸出端輸出第一對(duì)電流差分信號(hào)中的一個(gè)電流差分信號(hào)，晶體管NM6的漏極作為輸出端輸出第一對(duì)電流差分信號(hào)中的另一個(gè)電流差分信號(hào)。
[0012]進(jìn)一步的，所述差分輸入單元在第一電壓差分信號(hào)和/或第二電壓差分信號(hào)的電壓低于第一預(yù)定閾值時(shí)，基于該對(duì)電壓差分信號(hào)的電壓還產(chǎn)生第三對(duì)電流差分信號(hào)，所述差分輸入單元包括第三傳遞單元、第三轉(zhuǎn)換單元和第四轉(zhuǎn)換單元，第三傳遞單元，其在輸入的第一電壓差分信號(hào)和/或第二電壓差分信號(hào)的電壓低于VDD-Vth3時(shí)，將第一電壓差分信號(hào)和/或第二電壓差分信號(hào)的電壓分別傳遞至第五節(jié)點(diǎn)i和第六節(jié)點(diǎn)j，Vth3為第三閾值電壓，VDD-Vth3 = VDD-Vthl ;第三轉(zhuǎn)換單元將第五節(jié)點(diǎn)i的電壓和第六節(jié)點(diǎn)j的電壓轉(zhuǎn)換為第二對(duì)電流差分信號(hào)，第四轉(zhuǎn)換單元將第五節(jié)點(diǎn)i的電壓和第六節(jié)點(diǎn)j的電壓轉(zhuǎn)換為第三對(duì)電流差分信號(hào)。
[0013]進(jìn)一步的，第三傳遞單元包括NMOS晶體管麗7、MN8，晶體管麗7的漏極作為信號(hào)接收電路的第一差分輸入端接收一對(duì)電壓差分信號(hào)中的第一電壓差分信號(hào)，其柵極接第一電源端，其源極為第五節(jié)點(diǎn)i，晶體管MN8的漏極作為信號(hào)接收電路的第二差分輸入端接收一對(duì)電壓差分信號(hào)中的第二電壓差分信號(hào)，其柵極接電源，其源極為第六節(jié)點(diǎn)j，Vth3為晶體管麗7的導(dǎo)通閾值電壓。
[0014]進(jìn)一步的，第三轉(zhuǎn)換單元包括NMOS晶體管MN9、麗10、麗11、麗12，PMOS晶體管PMl3, PM14、電流源15，電流源15的一端與第一電源端相連，另一端與晶體管PM13和PM14的源極相連，晶體管PM13的柵極與第五節(jié)點(diǎn)i相連，晶體管PM14的柵極與第六節(jié)點(diǎn)j相連，晶體管MN9、麗10、麗11、麗12的源極與接地端相連，晶體管MN9的柵極