一種lte空中接口監(jiān)測儀的頻率合成裝置的制造方法
【技術領域】
[0001] 本發(fā)明涉及LTE空中接口監(jiān)測儀應用領域，具體是一種LTE空中接口監(jiān)測儀的頻 率合成裝置。
【背景技術】
[0002] LTE系統(tǒng)中，空中接口是終端和基站之間的接口，是用來建立、重配置和釋放各種 無線承載業(yè)務的一個完全開放的接口。在對移動通信終端和系統(tǒng)產品的各種檢測和驗證 中，LTE空中接口監(jiān)測儀是其中關鍵的一環(huán)。依據3GPPR8、R9相關空口協(xié)議的內容要求， LTE空中接口監(jiān)測儀主要對LTE空中接口的層一物理層、層二鏈路層和層三信令層的協(xié)議 進行測試。
[0003] LTE系統(tǒng)采用OFDM/OFDMA、SC-FDMA多址方式，要求接收的OFDMA和SC-FDMA信 號變頻到中頻時信噪比保持不變，同時要求20MHz帶寬通信信號提供下行100Mb/s(5b/s/ Hz)、上行50Mb/s(2. 5b/s/Hz)數據高速傳輸以承載更多的語音、數據和多媒體業(yè)務。這就 要求頻率合成裝置提供滿足高分辨率、低相噪、低雜散、寬頻帶和高頻率穩(wěn)定度輸出信號。

【發(fā)明內容】

[0004] 本發(fā)明的目的是提供一種具有高分辨率、低相噪、低雜散、寬頻帶和高頻率穩(wěn)定度 的LTE空中接口監(jiān)測儀的頻率合成裝置。
[0005] 為了達到上述目的，本發(fā)明所采用的技術方案為：
[0006] -種LTE空中接口監(jiān)測儀的頻率合成裝置，其特征在于：包括參考分配電路、梳狀 波發(fā)生及開關濾波電路、混頻濾波電路、鑒相參考電路、4000~8000MHz頻率發(fā)生電路和 FPGA控制電路，所述參考分配電路一路輸出連接至梳狀波發(fā)生及開關濾波電路輸入，參考 分配電路另一路輸出連接至鑒相參考電路輸入，所述梳狀波發(fā)生及開關濾波電路輸出連接 至混頻濾波電路輸入，鑒相參考電路輸出連接至4000~8000MHz頻率發(fā)生電路的輸入，混 頻濾波電路的輸出亦連接至4000~8000MHz頻率發(fā)生電路，4000~8000MHz頻率發(fā)生電 路有兩路輸出，4000~8000MHz頻率發(fā)生電路其中一路輸出連接至混頻濾波電路的輸入， 4000~8000MHz頻率發(fā)生電路另一路輸出連接至外部，所述FPGA控制電路有三路輸出， FPGA控制電路第一路輸出連接至梳狀波發(fā)生及開關濾波電路，FPGA控制電路第二路輸出 連接至鑒相參考電路，FPGA控制電路第三路輸出連接至4000~8000MHz頻率發(fā)生電路。
[0007] 所述的一種LTE空中接口監(jiān)測儀的頻率合成裝置，其特征在于：所述梳狀波發(fā)生 及開關濾波電路包括四倍頻器電路、400MHz窄帶帶通濾波器、梳狀波發(fā)生器、開關濾波器電 路、功率放大器，其中四倍頻器電路的輸入端與參考分配電路一路輸出連接，四倍頻器電路 的輸出端通過400MHz窄帶帶通濾波器與梳狀波發(fā)生器的輸入端連接，梳狀波發(fā)生器的輸 出端與開關濾波器電路的輸入端連接，開關濾波器電路的輸出端通過功率放大器與混頻濾 波電路的輸入端相連，所述FPGA控制電路第一路輸出連接至開關濾波器電路的輸入端。
[0008] 所述的一種LTE空中接口監(jiān)測儀的頻率合成裝置，其特征在于：所述混頻濾波電 路包括混頻器電路、功率放大器、低通濾波器，混頻器電路的一個輸入端與梳狀波發(fā)生及開 關濾波電路中功率放大器輸出端連接，混頻器電路的另一個輸入端與4000~8000MHz頻率 發(fā)生電路的輸出連接，混頻器電路的輸出端通過功率放大器與低通濾波器輸入端連接，低 通濾波器輸出端連接至4000~8000MHz頻率發(fā)生電路。
[0009] 所述的一種LTE空中接口監(jiān)測儀的頻率合成裝置，其特征在于：所述鑒相參考電 路包括1000MHz鎖相環(huán)、DDS電路、200~400MHz帶通濾波器、二倍頻器電路、400~800MHz 帶通濾波器，其中1000MHz鎖相環(huán)的輸入端與參考分配電路另一路輸出連接，1000MHz鎖相 環(huán)的輸出端與DDS電路的輸入端連接，FPGA控制電路的第二路輸出亦連接至DDS電路的輸 入端，DDS電路的輸出端通過200~400MHz帶通濾波器與二倍頻器電路的輸入端連接，二 倍頻器電路的輸出端通過400~800MHz帶通濾波器與4000~8000MHz頻率發(fā)生電路的輸 入端連接。
[0010] 所述的一種LTE空中接口監(jiān)測儀的頻率合成裝置，其特征在于：所述4000~ 8000MHz頻率發(fā)生電路包括鑒相器、低通濾波器、壓控振蕩器VC0、預置電壓、功分電路、功 率放大器，其中鑒相器的輸入端分別與鑒相參考電路中400~800MHz帶通濾波器、混頻濾 波電路中低通濾波器輸出端連接，鑒相器的輸出端通過低通濾波器與壓控振蕩器VC0的輸 入端連接，壓控振蕩器VC0的輸出端與功分電路的輸入端連接，FPGA控制電路的第三路輸 出通過預置電壓連接至功分電路的輸入端，功分電路有兩路輸出，功分電路其中一路輸出 連接至混頻濾波電路中混頻器電路的輸入端，功分電路另一路輸出通過功率放大器連接至 外部。
[0011] 所述的一種LTE空中接口監(jiān)測儀的頻率合成裝置，其特征在于：所述梳狀波發(fā)生 及開關濾波電路中，開關濾波器電路是窄帶帶通濾波器組，利用FPGA控制電路送數選擇不 同的窄帶帶通濾波器，使梳狀波發(fā)生及開關濾波電路輸出頻率范圍為3600~7200MHz，頻 率間隔為400MHz的點頻信號。
[0012] 所述的一種LTE空中接口監(jiān)測儀的頻率合成裝置，其特征在于：所述鑒相參考電 路中，DDS電路的輸出頻率范圍為200~400MHz。
[0013] 所述的一種LTE空中接口監(jiān)測儀的頻率合成裝置，其特征在于：所述4000~ 8000MHz頻率發(fā)生電路中，壓控振蕩器VC0的輸出頻率范圍為4000~8000MHz。
[0014] 本發(fā)明利用DDS產生頻率的微步進，滿足頻率合成裝置輸出高分辨率頻率的要 求。利用梳狀波發(fā)生及開關濾波電路產生離散的低相噪點頻以及利用混頻電路實現頻率向 下搬移，保證相位噪聲指標的平移來減小因倍頻效應帶來的相噪惡化，滿足頻率合成裝置 輸出低相噪的要求。利用PLL、多級濾波器滿足頻率合成裝置輸出低雜散頻率的要求。本發(fā) 明利用寬頻帶壓控振蕩器VC0和高頻率穩(wěn)定度參考滿足頻率合成裝置輸出寬頻帶和高頻 率穩(wěn)定度的要求。本發(fā)明滿足3GPP對LTE空中接口監(jiān)測儀的射頻指標要求。
【附圖說明】
[0015] 圖1為本發(fā)明的系統(tǒng)原理框圖。
[0016] 圖2為本發(fā)明的1000MHz鎖相環(huán)（PLL)原理框圖。
[0017] 圖3為本發(fā)明偏離載波lKHz時，相位噪聲測量結果示意圖。
[0018] 圖4為本發(fā)明偏離載波lOKHz時，相位噪聲測量結果示意圖。
【具體實施方式】
[0019] 如圖1所示，一種LTE空中接口監(jiān)測儀的頻率合成裝置，包括參考分配電路1、梳狀 波發(fā)生及開關濾波電路2、混頻濾波電路3、鑒相參考電路4、4000~8000MHz頻率發(fā)生電路 5和FPGA控制電路6,參考分配電路1 一路輸出連接至梳狀波發(fā)生及開關濾波電路2輸入， 參考分配電路1另一路輸出連接至鑒相參考電路4輸入，梳狀波發(fā)生及開關濾波電路2輸 出連接至混頻濾波電路3輸入，鑒相參考電路4輸出連接至4000~8000MHz頻率發(fā)生電路5 的輸入，混頻濾波電路3的輸出亦連接至4000~8000MHz頻率發(fā)生電路5,4000~8000MHz 頻率發(fā)生電路5有兩路輸出，4000~8000MHz頻率發(fā)生電路5其中一路輸出連接至混頻濾 波電路3的輸入，4000~8000MHz頻率發(fā)生電路5另一路輸出連接至外部，FPGA控制電路 6有三路輸出，FPGA控制電路6第一路輸出連接至梳狀波發(fā)生及開關濾波電路2,FPGA控 制電路6第二路輸出連接至鑒相參考電路4,FPGA控制電路6第三路輸出連接至4000~ 8000MHz頻率發(fā)生電路5。
[0020] 梳狀波發(fā)生及開關濾波電路2包括四倍頻器電路21、400MHz窄帶帶通濾波器22、 梳狀波發(fā)生器23、開關濾波器電路24、功率放大器25,其中四倍頻器電路21的輸入端與參 考分配電路1 一路輸出連接，四倍頻器電路21的輸出端通過400MHz窄帶帶通濾波器22與 梳狀波發(fā)生器23的輸入端連接，梳狀波發(fā)生器23的輸出端與開關濾波器電路24的輸入端 連接，開關濾波器電路24的輸出端通過功率放大器25與混頻濾波電路3的輸入端相連， FPGA控制電路6第一路輸出連接至開關濾波器電路24的輸入端。
[0021] 混頻濾波電路3包括混頻器電路31、功率放大器32、低通濾波器33,混頻器電路 31的一個輸入端與梳狀波發(fā)生及開關濾波電路2中功率放大器25輸出端連接，混頻器電路 31的另一個輸入端與4000~8000MHz頻率發(fā)生電路5的輸出連接，混頻器電路31的輸出 端通過功率放大器32與低通濾波器33輸入端連接，低通濾波器33輸出端連接至4000~ 8000MHz頻率發(fā)生電路5。
[0022] 鑒相參考電路4包括1000MHz鎖相環(huán)41、DDS電路42、200~400MHz帶通濾波器 43、二倍頻器電路44、400~800MHz帶通濾波器45,其中1000MHz鎖相環(huán)41的輸入端與參 考分配電路1另一路輸出連接，1000MHz鎖相環(huán)41的輸出端與DDS電路42的輸入端連接， FPGA控制電路6的第二路輸出亦連接至DDS電路42的輸入端，DDS電路42的輸出端通過 200~400MHz帶通濾波器43與二倍頻器電路44的輸入端連接，二倍頻器電路44的輸出端 通過400~800MHz帶通濾波器45與4000~8000MHz頻率發(fā)生電路5的輸入端連接。
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