一種用于逐次逼近模數(shù)轉(zhuǎn)換器的電荷重分配方法
【技術(shù)領(lǐng)域】
[0001] 涉及微電子與固體電子領(lǐng)域，特別是涉及一種逐次逼近模數(shù)轉(zhuǎn)換器的電荷重分配 方法。
【背景技術(shù)】
[0002] 為了衡量ADC的性能和量化效果，需要引入一些性能指標(biāo)。ADC的性能指標(biāo)一 般有：信號噪聲比（Signal-to-Noise Ratio,縮寫為SNR)，無雜散動態(tài)范圍（Spurious Free Dynamic Range，縮寫為 SFDR)、信號噪聲失真比（Signal-to-Noise-and-Distortion Ratio,縮寫為SNDR)、有效精度（Effective Number of Bits，縮寫為ΕΝ0Β)、積分非線性 (Integral Nonlinearity，縮寫為 INL)、微分非線性（Differential Nonlinearity，縮寫為 DNL)等，這些參數(shù)會影響到ADC的設(shè)計方法和結(jié)構(gòu)選取。品質(zhì)因子（Figure of Merit，縮寫 為F0M)是衡量ADC設(shè)計水平的指標(biāo)。SAR ADC普遍用于低速（幾十kHz到數(shù)MHz)、中精度 (8~10位）的場合。在這一精度、速度范圍內(nèi)，所采用技術(shù)相對成熟，獲得了極低的FOM值。 在 2010 年，文獻(xiàn)[van Elzakker, M. and van Tuijl, E. and Geraedts, P. and Schinkel, D. and Klumperink, E. and Nauta, B. , "A l0-bit Charge-Redistribution ADC Consuming 1.9 W at lMS/s"，IEEE Journal of Solid-State Circuits, pp. 1007-1015, 2010·]采用 65nm工藝設(shè)計的10位lMS/s SAR ADC，功耗僅I. 9W，F(xiàn)OM值為4. 4f J/step，這一 FOM值在 2012年以前一直為世界上最低的FOM值。文獻(xiàn)[他印6，？.&11(10011]1&118,6.&11(1?11；[1丨。8，1(· and de Groot1H., iiA 0. 7V7-t0-10bit 0-t0-2MS/s Flexible SAR ADC for Ultra Low-Power Wireless Sensor Nodes'，, European Solid-State Circuits Conference (ESSC IRC)，pp. 373-376, 2012.]設(shè)計的用于無線傳感網(wǎng)絡(luò)的7~10位精度可編程SAR ADC，可實 現(xiàn)寬范圍的采樣率調(diào)節(jié)，調(diào)節(jié)范圍為〇~2MS/s，利用每步2位（2-bit/cycle)和異步電路 等多項關(guān)鍵技術(shù)在整個調(diào)節(jié)范圍內(nèi)實現(xiàn)2. 8~6. 6fJ/step的超低FOM值。文獻(xiàn)[Hung-Yen Tai, Yao-Sheng Hu, Hung-ffei Chen and Hsin-Shu Chen, "A 0· 85fJ/conversion_step 10b 200kS/s Subranging SAR ADC in 40nm CMOS"，Digest of Technical Papers of IEEE International Solid-State Circuits Conference (ISSCC)，pp. 196-198, 2014·]設(shè)計的 10位200kS/s電荷重分配型SAR ADC，F(xiàn)OM值僅0. 85f J/step，為目前世界上最低的FOM值。 正是由于近年來電荷重分配型SAR ADC取得了一些令人矚目的成果，因此成為研究熱點。
[0003] 電荷重分配型SAR ADC受限于電容失配，使得SAR ADC的DNL和INL嚴(yán)重惡化。 目前，利用校正電路來克服工藝的缺陷已經(jīng)成為高性能SAR ADC的設(shè)計趨勢。對于電容 失配，文南犬[Kapusta, Ron and Shen, Junhua and Decker, Stefan and Li, Hongxing and Ibaragi1Eitake and Zhu1Haiyang, iiA 14b 80MS/s SAR ADC With 73. 6dB SNDR in 65nm CM0S"，IEEE Journal of Solid-State Circuits，pp.3059-3066, 2013·]采用前臺校正 的方法，引入校正DAC，一上電先計算各個電容誤差，將各個電容誤差存入寄存器，之后在 SAR ADC正常工作的時候，校正DAC對電容誤差進(jìn)行抵消，達(dá)到校正的目的，校正之后，INL 提高了 8LSB。但是前臺校正需要打斷ADC的正常工作，不能跟蹤電容誤差隨溫度、環(huán)境的 變化。文獻(xiàn)[Zhou, Yuan and Xu, Benwei and Chiu, Yun, "A 12bit 160MS/s Two-Step SAR ADC With Background Bit-Weight Calibration Using a Time-Domain Proximity Detector"，IEEE Journal of Solid-State Circuits, pp. 920-931，2015·]引入復(fù)雜的后 臺校正算法對基數(shù)（Radix)小于2的非二進(jìn)制電容陣列的失配誤差進(jìn)行校正，能實時跟蹤 電源電壓、溫度變化造成的電容誤差變化，校正之后，SNDR從47. 2dB提升到50dB，SFDR從 66. 5dB提升到85. 9dB，雖然校正之后線性度提升近20dB，但是復(fù)雜的數(shù)字后處理制約了該 后臺校正算法的適用性，而且基數(shù)小于2的非二進(jìn)制電容陣列增加了版圖設(shè)計的復(fù)雜度， 在實際應(yīng)用中有較大的限制。

【發(fā)明內(nèi)容】

[0004] 本發(fā)明針對【背景技術(shù)】的不足解決的技術(shù)問題是提出一種簡單易實現(xiàn)的SAR ADC電 荷重分配方法，在既不引入校正DAC，也不采用任何校正算法的情況下，提高SAR ADC的DNL 和 INL0
[0005] 本發(fā)明的技術(shù)方案是一種用于逐次逼近模數(shù)轉(zhuǎn)換器的電荷重分配方法，該方法包 括：
[0006] 步驟1 :通過兩組電容對輸入電壓進(jìn)行采樣，包括比較器的正端輸入電壓和負(fù)端 輸入電壓，每一端電容組包含五位電容：最高位電容、次高位電容、第三位電容、第四位電 容、第五位電容；所有電容下極板采樣輸入電壓，上極板接共模電平；在判斷最高位是否大 于0時，所有電容上極板斷開與共模電平的連接，下極板接共模電平，判斷輸入電壓是否大 于0,獲得最高位的輸出碼字；
[0007] 步驟2 :若最高位的輸出碼字為1，則在步驟1的基礎(chǔ)上將比較器的正端輸入和 負(fù)端輸入的最高位電容和次高位電容懸空；比較器正端輸入第三位電容的下極板連接 VREFP，負(fù)端輸入的第三位電容連接VREFN，則輸入電壓與0. 5倍基準(zhǔn)電壓比較，獲得第二位 輸出碼字；若最高位的輸出碼字為〇,則在步驟1的基礎(chǔ)上，將比較器的正端輸入和負(fù)端輸 入的最高位電容和次高位電容懸空；比較器正端輸入第三位電容的下極板連接VREFN，負(fù) 端輸入的第三位電容連接VREFP，則輸入電壓與-0. 5倍基準(zhǔn)電壓比較，獲得第二位輸出碼 字。
[0008] 步驟3 :假設(shè)最高位的輸出碼字為1，若次高位的輸出碼字為1，則在步驟2的基礎(chǔ) 上，將正端前三位電容連接VREFP，負(fù)端前三位電容連接VREFN，其余電容的接法保持不變， 將輸入電壓與〇. 75倍基準(zhǔn)電壓進(jìn)行比較，獲得第三位輸出碼字；若次高位為0,則正端第三 位電容接VREFP，負(fù)端第三位電容接VREFN，正、負(fù)端其余所有電容接VCM，輸入電壓與0. 25 倍基準(zhǔn)電壓進(jìn)行比較，獲得第三位的輸出碼字；
[0009] 步驟4 :假設(shè)最高位的輸出碼字為1，若次高位和第三位的輸出碼字均為1，則在 步驟3的基礎(chǔ)上，將比較器正端輸入第四位電容連接VREFP，負(fù)端第四位電容連接VREFN， 其余電容的接法保持不變，將輸入電壓與0.875倍基準(zhǔn)電壓進(jìn)行比較，獲得第四位輸出碼 字；若次高位的輸出碼字為1，第三位的輸出碼字為〇,則將比較器正端輸入第四位電容連 接VREFN，負(fù)端第四位電容連接VREFP，其余電容的接法保持不變，將輸入電壓與0. 625倍 基準(zhǔn)電壓進(jìn)行比較，獲得第四位的輸出碼字；若次高位的輸出碼字為0,第三位的輸出碼字 為1，則在步驟3的基礎(chǔ)上，將比較器正端輸入第四位電容連接VREFP，負(fù)端第四位電容連接 VREFN，其余電容的接法保持不變，將輸入電壓與0. 375倍基準(zhǔn)電壓進(jìn)行比較，獲得第四位 輸出碼字；若次高位和第三位的輸出碼字均為〇,則在步驟3的基礎(chǔ)上，將比較器正端輸入 第四位電容連接VREFN，負(fù)端第四位電容連接VREFP，其余電容的接法保持不變，將輸入電 壓與0. 125倍基準(zhǔn)電壓進(jìn)行比較，獲得第四位輸出碼字；
[0010] 當(dāng)ADC輸出碼字的最高位為0時，獲得第四位輸出碼字的四種情況的連接方法與 當(dāng)ADC輸出碼字的最高位為1時相比只需將電容與VREFP和VREFN的連接互換。
[0011] 進(jìn)一步的，在ADC輸出過程中，第一次位循環(huán)結(jié)束之后，進(jìn)入第二次位循環(huán)，第二 次位循環(huán)的采樣和最高位判斷與第一次位循環(huán)相同，而判斷次高位時，將最高位電容和第 三位電容交換，以后其余位的判斷仍然與第一次位循環(huán)相同；此后，第三次位循環(huán)在判斷次 高位時，再一次互換最高位電容和第三位電容，即第三次位循環(huán)過程與第一次位循環(huán)過程 完全相同，第四次位循環(huán)過程與第二次位循環(huán)過程完全相同，以此類推，直到轉(zhuǎn)換結(jié)束。
[0012] 本發(fā)明提出一種能提高SAR ADC的DNL/INL的電荷重分配模式，其特點在于：不需 要引入額外的校正DAC，也不需要引入任何校正算法，只需要將最大電容拆分成兩個電容并 在兩次轉(zhuǎn)換之間交換第一個電容和第三個電容，即可抵消DNL/INL的最大誤差，因此，與傳 統(tǒng)依賴校正DAC或者校正算法來提高DNL/INL的校正方法相比，具有結(jié)構(gòu)更簡單、占用芯片 面積更小、更容易在片上實現(xiàn)的效果。
【附圖說明】
[0013] 圖1為現(xiàn)代典型信息系統(tǒng)。
[0014] 圖2為本發(fā)明提出的改進(jìn)的PFCS電荷重分配方法。
[0015] 圖3為本發(fā)明提出的交換電容方法。
[0016] 圖4為傳統(tǒng)SAR ADC的INL中點處結(jié)果。
[0017] 圖5為傳統(tǒng)8位PFCS SAR ADC的DNL/INL仿真結(jié)果。
[0018] 圖6為本發(fā)明提出的8位SAR ADC的DNL/INL仿真結(jié)果。
【具體實施方式】
[0019] 傳統(tǒng)電荷重分配型N位SAR ADC由二進(jìn)制電容陣列構(gòu)成，假設(shè)每