基于信號自相關(guān)性的逐次逼近型模數(shù)轉(zhuǎn)換電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及電子電路技術(shù)領(lǐng)域，尤其涉及一種基于信號自相關(guān)性的逐次逼近型模數(shù)轉(zhuǎn)換電路。
【背景技術(shù)】
[0002]在集成電路系統(tǒng)中，A/D轉(zhuǎn)換器是連接模擬系統(tǒng)與數(shù)字信號處理系統(tǒng)重要的橋梁，數(shù)字信號處理技術(shù)在高分辨率圖像、高保真音頻信號及無線通信領(lǐng)域的廣泛應(yīng)用，使得對基于CMOS工藝的ADC (Analog-to-digital converter，模數(shù)轉(zhuǎn)換器)的需求量日益增加，尤其是對高速度、高精度、低功耗、低成本的ADC。SAR(Successive Approximat1n Register,逐次逼近型)A/D轉(zhuǎn)換電路的分辨率與其他類型ADC相比較高，面積小，功耗也相對較低，但是速度慢。
[0003]隨著便攜式設(shè)備和可穿戴設(shè)備等應(yīng)用領(lǐng)域的興起，應(yīng)用系統(tǒng)對數(shù)據(jù)處理速度和低功耗的要求越來越高。模數(shù)轉(zhuǎn)換器作為應(yīng)用系統(tǒng)中連接模擬信號與數(shù)字信號的橋梁，是不可或缺的重要組成部分，降低模數(shù)轉(zhuǎn)換器的功耗是工程師們一直在努力的方向。另外實際應(yīng)用系統(tǒng)中的信號一般均為連續(xù)變化的緩變信號，因此對于轉(zhuǎn)換速率遠高于輸出信號頻率的情況，ADC的輸入模擬信號在兩次采樣時刻的數(shù)值應(yīng)該相差不大，若出現(xiàn)差值較大的情況則可以認為是噪聲，從而加以濾除。圖1所示為ADC的輸入信號中存在噪聲的示意圖，其中實線為輸入模擬信號，虛線箭頭為每次的信號采樣，當(dāng)前后兩次采樣信號出現(xiàn)較大差值時認為出現(xiàn)了噪聲。

【發(fā)明內(nèi)容】

[0004]鑒于SAR ADC對信號轉(zhuǎn)換速度不高而功耗較高，并且不具有過濾噪聲的功能，本發(fā)明目的是提供一種模數(shù)轉(zhuǎn)換電路，在現(xiàn)有較高精度的ADC基礎(chǔ)上，提高ADC速度，降低功耗，并使ADC自身具有一定的濾噪功能。
[0005]基于信號自相關(guān)性的逐次逼近型模數(shù)轉(zhuǎn)換電路，包括AD轉(zhuǎn)換單元和邏輯時序控制器，所述AD轉(zhuǎn)換單元產(chǎn)生邏輯時序信號，提供給所述邏輯時序控制器，還包括信號自相關(guān)性檢測單元，所述邏輯時序控制器為AD轉(zhuǎn)換單元和信號自相關(guān)性檢測單元提供控制信號，所述信號自相關(guān)性檢測單元包括以下部分:采樣保持器、模擬減法器、絕對值模塊、M位DAC、第一比較器、過零比較器、數(shù)字加/減法器、M位寄存器、N位輸出寄存器以及第一開關(guān)、第二開關(guān)、第七開關(guān)、第八開關(guān)、第九開關(guān)和第十開關(guān)；其中，所述采樣保持器、所述模擬減法器和所述絕對值模塊依次電性連接，所述模擬減法器的輸出端同時與所述過零比較器連接，所述絕對值模塊的輸出端與所述M位DAC和所述第一比較器的負輸入端同時連接，所述第一比較器的正輸入端輸入第一參考信號，所述M位寄存器的輸出端連接到所述數(shù)字加/減法器，所述數(shù)字加/減法器的輸出端與所述N位輸出寄存器通過第九開關(guān)相連，所述M位寄存器的輸出端也與所述M位DAC連接，所述第十開關(guān)與所述AD轉(zhuǎn)換單元連接；所述第一開關(guān)位于所述采樣保持器之前，所述第二開關(guān)位于所述模擬減法器之前，所述第七開關(guān)位于所述絕對值模塊和所述M位DAC之間，所述第八開關(guān)位于所述M位DAC與所述AD轉(zhuǎn)換單元之間。
[0006]在一些情況下，所述第一比較器的輸出為第一控制信號，用來控制所述第七開關(guān)、第八開關(guān)、第九開關(guān)、第十開關(guān)和所述AD轉(zhuǎn)換單元中的開關(guān)，所述過零比較器的輸出為第二控制信號，用來控制所述數(shù)字加/減法器。
[0007]另外一種情況是，所述第一比較器和所述過零比較器的輸出端都連接到所述邏輯時序控制器，所述邏輯時序控制器輸出第一控制信號和第二控制信號。
[0008]所述AD轉(zhuǎn)換單元包括N位DAC、第二比較器、N位寄存器、第三開關(guān)、第四開關(guān)、第五開關(guān)和第六開關(guān)，所述N位DAC的輸出信號進入所述第二比較器的負輸入端，所述N位寄存器的輸出端連接到所述N位DAC，同時通過所述第十開關(guān)與所述N位輸出寄存器連接，所述第二比較器的正輸入端輸入?yún)⒖夹盘?；所述第三開關(guān)和第四開關(guān)并聯(lián)于所述第二比較器的正輸入端，由第一控制信號控制；當(dāng)?shù)谌_關(guān)閉合而第四開關(guān)斷開時，進入所述第二比較器正輸入端的參考信號為第二參考信號，當(dāng)?shù)谌_關(guān)斷開而第四開關(guān)閉合時，進入所述第二比較器正輸入端的參考信號為第一參考信號，所述第五開關(guān)位于所述N位DAC之前，所述第六開關(guān)位于所述N位DAC和所述第二比較器的負輸入端之間，所述第八開關(guān)與所述第六開關(guān)并聯(lián)接于所述第二比較器的負輸入端。
[0009]M的值小于N的值。
[0010]所述第一參考信號為第二參考信號的1/2n Mo
[0011]本發(fā)明還提供另一種基于信號自相關(guān)性的逐次逼近型模數(shù)轉(zhuǎn)換電路，包括AD轉(zhuǎn)換單元和邏輯時序控制器，所述AD轉(zhuǎn)換單元產(chǎn)生邏輯時序信號，提供給所述邏輯時序控制器，所述AD轉(zhuǎn)換單元包括N位/M位DAC、第二比較器、N位寄存器、第三開關(guān)、第四開關(guān)、第五開關(guān)、第六開關(guān)和第八開關(guān)，所述N位/M位DAC的輸出信號進入所述第二比較器的負輸入端，所述N位寄存器的輸出端經(jīng)第六開關(guān)連接到所述N位/M位DAC，所述第二比較器的正輸入端輸入?yún)⒖夹盘?；所述第三開關(guān)和第四開關(guān)并聯(lián)于所述第二比較器的正輸入端，由第一控制信號控制；當(dāng)?shù)谌_關(guān)閉合而第四開關(guān)斷開時，進入所述第二比較器正輸入端的參考信號為第二參考信號，當(dāng)?shù)谌_關(guān)斷開而第四開關(guān)閉合時，進入所述第二比較器正輸入端的參考信號為第一參考信號，所述第五開關(guān)位于所述N位/M位DAC之前；還包括信號自相關(guān)性檢測單元，所述邏輯時序控制器為AD轉(zhuǎn)換單元和信號自相關(guān)性檢測單元提供控制信號，所述信號自相關(guān)性檢測單元包括以下部分:采樣保持器、模擬減法器、絕對值模塊、第一比較器、過零比較器、數(shù)字加/減法器、N位輸出寄存器以及第一開關(guān)、第二開關(guān)、第七開關(guān)、第九開關(guān)和第十開關(guān)；其中，
[0012]所述采樣保持器、所述模擬減法器和所述絕對值模塊依次電性連接，所述模擬減法器的輸出端同時與所述過零比較器連接，所述絕對值模塊的輸出端與所述N位/M位DAC和所述第一比較器的負輸入端同時連接，所述第一比較器的正輸入端輸入第一參考信號，所述M位寄存器的輸出端連接到所述數(shù)字加/減法器，所述數(shù)字加/減法器的輸出端與所述N位輸出寄存器通過第九開關(guān)相連，所述M位寄存器的輸出端經(jīng)第八開關(guān)與所述N位/M位DAC連接，所述第十開關(guān)位于所述N位寄存器和所述N位輸出寄存器之間；所述第一開關(guān)位于所述采樣保持器之前，所述第二開關(guān)位于所述模擬減法器之前，所述第七開關(guān)位于所述絕對值模塊和所述N位/M位DAC之間，所述第一比較器的輸出為第一控制信號，用來控制除第一開關(guān)和第二開關(guān)以外的所有開關(guān)，所述過零比較器的輸出為第二控制信號，用來控制所述數(shù)字加/減法器。
[0013]本發(fā)明具有的有益效果:
[0014]1、對前后兩次采樣信號的差值進行比較，若其小于某一閾值則僅需要進行M位的AD轉(zhuǎn)換，從而降低了單次AD轉(zhuǎn)換的功耗。
[0015]2、利用輸入模擬信號的自相關(guān)性，使得N位SAR ADC在進行一次AD轉(zhuǎn)換中實際只需要進行M位的AD轉(zhuǎn)換，因此信號的轉(zhuǎn)換速率得到了提升。
[0016]3、通過對前后兩次采樣信號的差值進行比較，若其大于某一閾值(即出現(xiàn)了陡變)則認為是噪聲，從而不需進行AD轉(zhuǎn)換，而是用上次AD轉(zhuǎn)換的結(jié)果作為此次的輸出，從而達到濾除噪聲(信號陡變)的效果。
【附圖說明】
[0017]圖1為傳統(tǒng)的ADC的輸入信號中存在噪聲的信號不意圖；
[0018]圖2為本發(fā)明一實施例的原理圖；
[0019]圖3為圖2中的實施例另一種工作狀態(tài)原理圖；
[0020]圖4為本發(fā)明另一實施例的原理圖。
【具體實施方式】
[0021]為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點更加清楚明白，以下結(jié)合附圖及實施例，對本發(fā)明進行進一步詳細說明。應(yīng)當(dāng)理解，此處所描述的具體實施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。
[0022]如圖2和圖3所示，點劃線框內(nèi)為傳統(tǒng)的N位SAR ADC電路即AD轉(zhuǎn)換單元和邏輯時序控制器，經(jīng)AD轉(zhuǎn)換單元轉(zhuǎn)換并輸出的數(shù)字信號作為提供給邏輯時序控制器的控制信號。本發(fā)明的創(chuàng)新在于增加了信號自相關(guān)性檢測單元，依次連接有采樣保持器、模擬減法器、絕對值模塊、第一比較器，第一比較器輸出控制信號Cl，模擬減法器后同時連接過零比較器，過零比較器輸出控制信號C2。絕對值模塊后還接有M位DAC，M位DAC與AD轉(zhuǎn)換單元中的第二比較器的負輸入端相接。信號自相關(guān)性檢測單元還包括M位寄存器，以及后面順序連接的數(shù)字加/減法器和N位輸出寄存器，其中M位寄存器的輸出端與M位DAC輸入端連接，AD轉(zhuǎn)換單元中的N位寄存器與N位輸出寄存器直接相連。Cl用來控制圖2中的開關(guān)，C2控制數(shù)字加/減法器。
[0023]實施例1
[0024]圖2所示為本電路的一種工作狀態(tài)，首次AD轉(zhuǎn)換由邏輯時序控制器控制將輸入的模擬信號存入采樣保持器中，并將SW3、SW5和SW6閉合以實現(xiàn)一次完整的N位AD轉(zhuǎn)換，AD轉(zhuǎn)換結(jié)果存入N位寄存器中，然后將SW3、SW5和SW6斷開；從第二次AD轉(zhuǎn)換開始采用如下步驟進行AD轉(zhuǎn)換，
[0025]Sffl斷開，SW2閉合，SW3?SWlO斷開，將當(dāng)前輸入的模擬信號與采樣保持電路中存儲的上次輸入的模擬信號相減，將結(jié)果取絕對值后與電平V?f/2N M進行比較產(chǎn)生控制信號Cl，同時通過過零比較器對結(jié)果是否大于零進行判斷產(chǎn)生控制信號C2 ;
[0026]若Cl為I，則SW4、SW7和SW8閉合，Sff3, SW5和SW6斷開，此時對模擬減法器的輸出電壓進行M位的AD轉(zhuǎn)換(當(dāng)M位DAC完成電壓信號采樣后斷開SW2和SW7，閉合SWl對當(dāng)前輸入的模擬信號進行存儲)，將轉(zhuǎn)換結(jié)果存入M位寄存器；若Cl為O，斷開SW2和SW7，閉合SWl對當(dāng)前輸入的模擬信號進行存儲，同時SW4、SW7和SW8斷開，Sff3, SW5和SW6閉合，此時對當(dāng)前輸入的模擬信號進行完整的N位的AD轉(zhuǎn)換，將轉(zhuǎn)換結(jié)果存入N位寄存器；
[0027]若Cl為1，SW9閉合，SfflO斷開，若C2為I則將N位寄存器和M位寄存器進行加法操作，若C2為O則將N位寄存器和M位寄存器進行減法操作，并將結(jié)果存入N位輸出寄存器進行輸出；若Cl為0，則SW9斷開，SfflO閉合，直接將N位