基于fpga和dsp平臺的信號解碼單元及其實現(xiàn)方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及信號解碼領(lǐng)域，具體地，涉及基于FPGA和DSP平臺的信號解碼單元及 其實現(xiàn)方法。
【背景技術(shù)】
[0002] 隨著數(shù)字式系統(tǒng)的發(fā)展，大容量數(shù)據(jù)的遠(yuǎn)距離傳輸、以及對數(shù)據(jù)進(jìn)行有效的編碼 解碼成為系統(tǒng)設(shè)計的重要課題。以信號解碼單元作為數(shù)據(jù)傳輸核心，采用以太網(wǎng)技術(shù)和光 電轉(zhuǎn)換模塊，搭建適合大批量數(shù)據(jù)傳輸?shù)囊蕴W(wǎng)絡(luò)接口硬件平臺，既可以提高通信質(zhì)量，又 能簡化系統(tǒng)布線，為信號的以太網(wǎng)絡(luò)通信提供一種很好的解決方案，有著廣泛的應(yīng)用前景。
[0003] 而常用的通用信號解碼單元傳輸速率較低，且不具備多通道信號解碼的能力，但 是，當(dāng)項目設(shè)計復(fù)雜度提高、需要對多個分機(jī)進(jìn)行數(shù)據(jù)整合時，必須進(jìn)行多路輸入信號解 碼。隨著通道數(shù)的增加，達(dá)到較高傳輸率時，需要設(shè)計多個光電轉(zhuǎn)換模塊；同時，為了達(dá)到作 用距離遠(yuǎn)、受外界干擾小、速率快等傳輸效果，需要對數(shù)據(jù)的長度、介質(zhì)的選擇等做好控制。 以往，對于這種解碼信號的傳輸往往是采用ATM協(xié)議，雖然也是利用光纖，但是速率較慢、 接口協(xié)議較復(fù)雜，這對于多分機(jī)系統(tǒng)的信號解碼以及數(shù)據(jù)傳輸來說都是不利因素。
[0004] 為了克服上述不利因素，需要一種信號解碼單元，這種信號解碼板可以滿足傳輸 距離遠(yuǎn)及抗干擾能力強(qiáng)、多通道處理、數(shù)據(jù)格式轉(zhuǎn)換穩(wěn)定可靠及傳輸速率高的要求。

【發(fā)明內(nèi)容】

[0005] 針對現(xiàn)有技術(shù)中的不足，本發(fā)明的目的是提供一種基于FPGA和DSP平臺的信號解 碼單元及其實現(xiàn)方法。
[0006] 根據(jù)本發(fā)明提供的基于FPGA和DSP平臺的信號解碼單元，包括：信號解碼板卡、 FPGA模塊、PCI接口芯片、DSP模塊、光通信模塊，所述FPGA模塊、PCI接口芯片、DSP模塊、 光通信模塊設(shè)置在信號解碼板卡上，其中FPGA模塊通過總線與PCI接口芯片、DSP模塊相 連，PCI接口芯片通過PCI總線連接至顯控臺，DSP模塊通過LINK口連接至外部的信號處理 板，所述FPGA模塊通過光通信模塊接收和發(fā)送光信號；
[0007] -所述FPGA模塊包括芯片F(xiàn)PGA_1、芯片F(xiàn)PGA_2,所述芯片F(xiàn)PGA_1通過PCI總線接 收顯控臺下發(fā)的參數(shù)、指令的報文信息，將所述報文信息譯碼成DSP能夠識別讀取的數(shù)據(jù)， 并寫入DSP內(nèi)存區(qū)域；所述芯片F(xiàn)PGA_2整理和存儲光通信模塊的上行數(shù)據(jù)，發(fā)送下行數(shù)據(jù) 至光通信模塊，并為記錄儀提供數(shù)據(jù)回放通路；
[0008] -所述PCI接口芯片用于將顯控臺下發(fā)的參數(shù)、指令的報文信息傳輸至芯片 FPGA_1 ；
[0009] -所述DSP模塊用于處理芯片F(xiàn)PGA_1、芯片F(xiàn)PGA_2、外部信號處理板發(fā)送的數(shù)據(jù)， 并將處理后的數(shù)據(jù)發(fā)送至所述芯片F(xiàn)PGA_1、芯片F(xiàn)PGA_2、外部信號處理板；
[0010]-所述光通信模塊包括多個光模塊，所述光模塊接收芯片F(xiàn)PGA_2的下行數(shù)據(jù)并轉(zhuǎn) 換為光信號后發(fā)出；接收外部的光信號并轉(zhuǎn)換為芯片F(xiàn)PGA_2能夠識別的上行數(shù)據(jù)發(fā)送至 芯片F(xiàn)PGA_2。
[0011] 優(yōu)選地，所述DSP模塊接收經(jīng)過芯片F(xiàn)PGA_1譯碼的顯控臺下發(fā)的參數(shù)、指令的報 文信息，并將所述顯控臺下發(fā)的參數(shù)、指令的報文信息轉(zhuǎn)換為外部信號處理板需求的格式 后通過LINK口輸送至外部信號處理板；所述芯片F(xiàn)PGA_2將多個光模塊傳輸?shù)纳闲袛?shù)據(jù)整 理打包后發(fā)送給DSP模塊，且所述DSP模塊周期性地將外部信號處理板輸入的報文信息經(jīng) DSP外部總線發(fā)送給芯片F(xiàn)PGA_2,并由芯片F(xiàn)PGA_2通過光模塊發(fā)送出去，其中芯片F(xiàn)PGA_2 與DSP模塊之間傳輸?shù)男盘柊ǎ嚎刂菩盘?、中斷信號、通?0信號、地址信號、數(shù)據(jù)信號。
[0012] 優(yōu)選地，所述光通信模塊包括第一光模塊、第二光模塊、第三光模塊以及第四光模 塊這四個模塊，所述四個模塊采用SFP可插拔連接的單模光電收發(fā)器；其中，第四光模塊作 為所述記錄儀的接口，所述第一光模塊、第二光模塊為接收機(jī)選用的接口，第三光模塊為發(fā) 射機(jī)的接口。
[0013] 優(yōu)選地，所述DSP模塊通過芯片F(xiàn)PGA_2的FIFO進(jìn)行讀寫并實現(xiàn)FPGA_2邏輯的初 始化，具體地，DSP模塊與芯片F(xiàn)PGA_2通過外部總線接口進(jìn)行通信控制，即分配不同的外部 地址空間完成芯片F(xiàn)PGA_2發(fā)送的數(shù)據(jù)的讀寫操作。
[0014] 優(yōu)選地，所述信號解碼板卡的尺寸為6U;所述PCI接口芯片采用PLX公司的 PCI9056,并依據(jù)32bit/66MHzCPCI總線協(xié)議；所述DSP模塊采用ADI公司的ADSP-TS201 ; 所述LINK口用于信號解碼板卡之間的數(shù)據(jù)傳輸，所述DSP模塊設(shè)置有三個LINK口，其中 兩個LINK口為全雙工方式，另外一個LINK口為單工方式，信號解碼板卡間互連峰值為單 向 400MBytes/s，雙向 800MBytes/s，芯片F(xiàn)PGA_1 米用Xilinx公司Virtex-5 系列芯片 XC5VLX50,所述芯片F(xiàn)PGA_2 采用Xilinx公司Virtex-5 系列芯片XC5VLX30T。
[0015] 根據(jù)本發(fā)明提供的基于FPGA和DSP平臺的信號解碼單元的實現(xiàn)方法，其特征在 于，利用權(quán)利要求1所述的基于FPGA和DSP平臺的信號解碼單元實現(xiàn)，包括如下步驟：
[0016] 數(shù)據(jù)寫入步驟：通過芯片F(xiàn)PGA_1接收顯控臺下發(fā)的參數(shù)、指令的報文信息并將所 述報文信息譯碼成DSP能夠識別讀取的數(shù)據(jù)，并寫入DSP內(nèi)存區(qū)域；
[0017] 設(shè)置通信模式步驟：設(shè)置DSP模塊與FPGA模塊之間的通信模式；
[0018] DSP程序執(zhí)行的步驟：利用DSP程序控制DSP模塊與FPGA模塊之間數(shù)據(jù)的接收和 發(fā)送；
[0019] 光通信模塊數(shù)據(jù)存儲步驟：利用FPGA模塊存儲由外部光纖經(jīng)光通信模塊發(fā)送的 數(shù)據(jù)；
[0020] 接收機(jī)數(shù)據(jù)的記錄與回放步驟：所述FPGA模塊整理和存儲光通信模塊的上行數(shù) 據(jù)，發(fā)送下行數(shù)據(jù)至光通信模塊，并為記錄儀提供數(shù)據(jù)回放通路，當(dāng)記錄儀有回放操作時將 記錄儀回放的數(shù)據(jù)經(jīng)DSP模塊傳輸給信號處理板后在顯控臺顯示出來。
[0021] 優(yōu)選地，所述設(shè)置通信模式步驟包括：
[0022] 步驟i:DSP模塊在下行狀態(tài)時接收并存儲顯控臺下發(fā)的參數(shù)信息，并在上行狀態(tài) 時將數(shù)據(jù)轉(zhuǎn)換格式后傳輸給信號處理板；
[0023] 步驟ii:芯片F(xiàn)PGA_2在下行狀態(tài)時將參數(shù)信息通過光通信模塊發(fā)送出去，在上行 狀態(tài)時對光通信模塊的上行數(shù)據(jù)進(jìn)行存儲整理，并為記錄儀提供數(shù)據(jù)記錄和回放的通路； FPGA模塊發(fā)送顯控臺的指令、接收發(fā)射機(jī)及接收機(jī)上傳數(shù)據(jù)、并與記錄儀進(jìn)行數(shù)據(jù)通信；
[0024] 步驟iii:DSP模塊接收顯控臺指令，并通過外部總線傳輸給FPGA模塊；FPGA模塊 通過千兆光接口接收多路數(shù)據(jù)，進(jìn)行整理打包后傳給DSP模塊。
[0025] 優(yōu)選地，所述DSP程序執(zhí)行的步驟包括：
[0026] FPGA模塊向DSP模塊發(fā)送數(shù)據(jù)：FPGA模塊接收到一個以太網(wǎng)數(shù)據(jù)幀后向DSP模塊 發(fā)送外部中斷信號，通知DSP模塊從FPGA模塊中讀取一幀數(shù)據(jù)，DSP模塊通過外部總線讀 取FPGA模塊中FIFO緩存的數(shù)據(jù)，讀完一幀數(shù)據(jù)之后向FPGA模塊的結(jié)束標(biāo)志地址進(jìn)行一次 讀操作；其中，DSP模塊與FPGA模塊連接的外部總線為32位數(shù)據(jù)線，即DSP模塊每一次讀 操作讀取一個32位的數(shù)據(jù)；
[0027] DSP模塊向FPGA模塊發(fā)送數(shù)據(jù)：顯控臺或者信號處理板發(fā)送數(shù)據(jù)至DSP模塊和 FPGA模塊，DSP模塊通過總線向FPGA模塊寫入數(shù)據(jù)，其中，F(xiàn)PGA模塊接收到的數(shù)據(jù)為16bit 的數(shù)據(jù)。
[0028] 優(yōu)選地，所述光通信模塊數(shù)據(jù)存儲步驟包括：
[0029] 將輸入的每一路光纖數(shù)據(jù)都分別存儲到了兩個相同的RAM中，需要將數(shù)據(jù)通過芯 片F(xiàn)PGA_2傳輸給DSP模塊時，讀取所述兩個相同的RAM中的一個RAM中的RAM數(shù)據(jù)；需要 將數(shù)據(jù)通過光纖傳輸給記錄儀時，讀取所述兩個相同的RAM中的另一個RAM中的RAM數(shù)據(jù)。
[0030] 優(yōu)選地，所述接收機(jī)數(shù)據(jù)的記錄與回放步驟：利用第四光模塊作為記錄儀的接口， 對接收機(jī)數(shù)據(jù)隨時進(jìn)行記錄，且在記錄儀有回放操作時將記錄儀回放的數(shù)據(jù)經(jīng)DSP模塊傳 輸給信號處理板，并在顯控臺上顯示出來，具體地，當(dāng)芯片F(xiàn)PGA_2檢測到第四光模塊有數(shù) 據(jù)輸入時，便將該數(shù)據(jù)寫入FPGA模塊用于傳輸數(shù)據(jù)給DSP模塊的FIFO中，此時，不對接收 機(jī)數(shù)據(jù)進(jìn)行處理；當(dāng)記錄儀停止回放數(shù)據(jù)時，將FPGA模塊給DSP模塊傳輸?shù)臄?shù)據(jù)源切換到 接收機(jī)數(shù)據(jù)。
[0031] 與現(xiàn)有技術(shù)相比，本發(fā)明具有如下的有益效果：
[0032] 1、本發(fā)明中的方法不僅能完成數(shù)據(jù)的轉(zhuǎn)換和傳輸，使數(shù)據(jù)適合信號處理機(jī)的數(shù)據(jù) 接口，方便水下多處理分機(jī)與顯控臺通信，還能穩(wěn)定可靠的為數(shù)據(jù)的記錄與回放提供數(shù)據(jù) 通路，提高設(shè)備調(diào)試和工作的靈活性。
[0033] 2、本發(fā)明中的方法采用系統(tǒng)結(jié)構(gòu)簡單，由于采用大規(guī)模集成芯片，多通道處理，簡 化了系統(tǒng)設(shè)計，傳輸距離遠(yuǎn)、抗干擾能力強(qiáng)、存儲資源耗費(fèi)少、數(shù)據(jù)格式轉(zhuǎn)換穩(wěn)定可靠、傳輸 速率高。
【附圖說明】
[0034] 通過閱讀參照以下附圖對非限制性實施例所作的詳細(xì)描述，本發(fā)明的其它特征、 目的和優(yōu)點(diǎn)將會變得更明顯：
[0035] 圖1為本發(fā)明提供的基于FPGA和DSP平臺的信號解碼單元的工作原理框圖；
[0036] 圖2為本發(fā)明提供的基于FPGA和DSP平臺的信號解碼單元上FPGA和DSP之間接 口通信示意圖；
[0037] 圖3為本發(fā)明提供的FPGA邏輯結(jié)構(gòu)框圖；
[0038] 圖4為本發(fā)明提供的XC5VLX50和DSP信號解碼單元的工作原理框圖；
[0039] 圖5為本發(fā)明中的DSP程序流程圖