用于管芯間同步的數(shù)據(jù)傳輸?shù)臅r(shí)鐘同步的裝置和方法
【專利說(shuō)明】用于管巧間同步的數(shù)據(jù)傳輸?shù)臅r(shí)鐘同步的裝置和方法
【背景技術(shù)】
[0001] 可W使用鎖相環(huán)（PLL)和具有延遲線的偏斜補(bǔ)償器來(lái)減小同一管忍上的多個(gè)時(shí) 鐘域之間的時(shí)鐘偏斜。然而，為了減小大時(shí)鐘偏斜（例如，可W在若干GHz頻率下進(jìn)行操作 的典型CPU時(shí)鐘樹(shù)上的10皮秒或100皮秒的延遲失配），偏斜補(bǔ)償器本身能夠引入數(shù)百皮 秒的延遲，所述延遲可能引入額外的時(shí)鐘偏斜變化并產(chǎn)生噪聲引起的抖動(dòng)。
[0002] 多忍片封裝（MC巧用于將多個(gè)管忍合并到單個(gè)封裝上?？蒞使用異步時(shí)鐘技術(shù)來(lái) 減少多個(gè)管忍間的時(shí)鐘偏斜。運(yùn)種技術(shù)依靠諸如先進(jìn)先出（FIFO)管線之類的管線。例如， 在多個(gè)管忍之間的連接的任一側(cè)上的時(shí)鐘域上使用FIFO管線。然而，為解決大時(shí)鐘偏斜， 使用了較深的（即，較長(zhǎng)的）FIFO管線深度，較深的管線深度增加了延遲時(shí)間。延遲時(shí)間的 增加減小了處理器的總體性能。
[0003] 使用基于延遲線的偏斜補(bǔ)償器的延遲匹配技術(shù)、用于單個(gè)管忍上的偏斜減小的技 術(shù)并不適用于MCP中，因?yàn)閷⒉煌苋躺系亩鄠€(gè)時(shí)鐘域的時(shí)鐘分配端處的時(shí)鐘邊沿對(duì)齊是 復(fù)雜的且未必可行。W上參考MCP所論述的傳統(tǒng)時(shí)鐘偏斜補(bǔ)償?shù)膯?wèn)題也適用于=維（3D) 集成電路（IC)堆疊管忍。
【附圖說(shuō)明】
[0004] 根據(jù)下文給出的【具體實(shí)施方式】、并且根據(jù)本公開(kāi)內(nèi)容的不同實(shí)施例的附圖，本公 開(kāi)內(nèi)容的實(shí)施例將得到更充分的理解，然而，【具體實(shí)施方式】和附圖不應(yīng)被看作將本公開(kāi)內(nèi) 容限制于具體實(shí)施例，而是僅用于解釋和理解。 陽(yáng)0化]圖IA示出了根據(jù)本公開(kāi)內(nèi)容的一些實(shí)施例的具有多管忍封裝的集成電路（1C)， 所述多管忍封裝具有用于管忍間同步的數(shù)據(jù)傳輸?shù)臅r(shí)鐘同步的裝置。
[0006] 圖IB示出了根據(jù)本公開(kāi)內(nèi)容的一些實(shí)施例的具有多管忍封裝的1C，所述多管忍 封裝具有用于跨多個(gè)管忍的管忍間同步的數(shù)據(jù)傳輸?shù)臅r(shí)鐘同步的裝置。
[0007] 圖2示出了根據(jù)本公開(kāi)內(nèi)容的其它實(shí)施例的具有多管忍封裝的1C，所述多管忍封 裝具有用于管忍間同步的數(shù)據(jù)傳輸?shù)臅r(shí)鐘同步的裝置。
[0008] 圖3示出了根據(jù)本公開(kāi)內(nèi)容的一些實(shí)施例的用于圖1的裝置中的延遲估計(jì)器。
[0009] 圖4示出了根據(jù)本公開(kāi)內(nèi)容的一些實(shí)施例的顯示圖3的延遲估計(jì)器的操作的時(shí)序 圖。
[0010] 圖5示出了根據(jù)本公開(kāi)內(nèi)容的其它實(shí)施例的用于圖1的裝置中的延遲估計(jì)器。
[0011] 圖6示出了根據(jù)本公開(kāi)內(nèi)容的一些實(shí)施例的顯示圖5的延遲估計(jì)器的操作的時(shí)序 圖。
[0012] 圖7示出了根據(jù)本公開(kāi)內(nèi)容的一些實(shí)施例的操作圖5的延遲估計(jì)器的方法。
[0013] 圖8示出了根據(jù)本公開(kāi)內(nèi)容的一些實(shí)施例的具有用于管忍間同步的數(shù)據(jù)傳輸?shù)?時(shí)鐘同步的裝置的3DIC堆疊管忍。
[0014] 圖9示出了根據(jù)本公開(kāi)內(nèi)容的一些實(shí)施例的具有用于管忍間同步的數(shù)據(jù)傳輸?shù)?時(shí)鐘同步的裝置的智能設(shè)備或計(jì)算機(jī)系統(tǒng)或SoC(片上系統(tǒng)）。
【具體實(shí)施方式】
[0015] 一些實(shí)施例描述了用于使MCP和/或3DIC堆疊管忍中的時(shí)鐘信號(hào)的時(shí)鐘邊沿 同步的裝置，所述裝置可W減小傳統(tǒng)上用于時(shí)鐘同步的FIFO管線的深度或完全消除那些 FIFO管線。在一些實(shí)施例中，用于使時(shí)鐘信號(hào)的時(shí)鐘邊沿同步的裝置設(shè)置在一個(gè)管忍上 (而不是多個(gè)管忍上），用于使該管忍中的時(shí)鐘邊沿W及其它（多個(gè)）管忍中的時(shí)鐘邊沿同 步。此處，同步通常指的是將時(shí)鐘信號(hào)的過(guò)渡邊沿對(duì)齊。
[0016] 在一些實(shí)施例中，用于使時(shí)鐘信號(hào)的時(shí)鐘邊沿同步的裝置包括將第一管忍與第二 管忍禪合的互連對(duì)（例如，穿娃通孔或管忍間互連）。在一些實(shí)施例中，互連對(duì)具有匹配的 延遲。在該實(shí)施例中，互連對(duì)的其中之一用于正向路徑（例如，從第一管忍至第二管忍的路 徑），而互連對(duì)中的另一個(gè)互連用于反饋路徑（例如，從第二管忍返回至第一管忍的路徑）。 在一些實(shí)施例中，正向路徑和反饋路徑具有大體上相同的延遲，即，匹配的延遲。
[0017] 在一些實(shí)施例中，作為裝置的一部分的第一管忍（例如，處理器管忍）包括至少兩 個(gè)相位內(nèi)插器（PI)，W使PI的其中之一的輸出禪合到互連對(duì)中的互連的其中之一。在一些 實(shí)施例中，第一管忍還包括禪合到互連對(duì)的延遲估計(jì)器。在一些實(shí)施例中，延遲估計(jì)器用于 估計(jì)或測(cè)量第一管忍處的傳播延遲，所述傳播延遲從互連對(duì)中的互連的其中之一開(kāi)始到第 二管忍、并且經(jīng)由互連對(duì)中的另一個(gè)互連返回到第一管忍。該估計(jì)或測(cè)量的延遲（此處也 被稱為Est.Delay)是從第一管忍到第二管忍并返回到第一管忍的往返延遲。
[0018] 在一些實(shí)施例中，裝置還包括控制邏輯單元，其根據(jù)所估計(jì)或測(cè)量的傳播延遲來(lái) 控制至少兩個(gè)PI(即，第一PI和第二PI)的相位延遲。在一些實(shí)施例中，控制邏輯單元在 第二時(shí)鐘信號(hào)完成其往返之后將由第一PI產(chǎn)生的第一時(shí)鐘信號(hào)的邊沿與由第二PI產(chǎn)生的 第二時(shí)鐘信號(hào)的邊沿對(duì)齊（反之亦然）。在運(yùn)種實(shí)施例中，將作為第一PI和第二PI的輸入 的時(shí)鐘信號(hào)的時(shí)鐘邊沿與第二管忍中的時(shí)鐘信號(hào)的時(shí)鐘邊沿同步。
[0019] 實(shí)施例的裝置可W用于跨可變布線距離上的任意數(shù)量的管忍使時(shí)鐘邊沿同步。盡 管參照MCP和3DIC堆疊管忍描述了實(shí)施例，但是實(shí)施例還適用于使電路板上的多個(gè)IC上 的時(shí)鐘邊沿同步。
[0020] 在W下描述中，對(duì)許多細(xì)節(jié)進(jìn)行了討論W提供對(duì)本公開(kāi)內(nèi)容的實(shí)施例更加全面的 解釋。然而，對(duì)于本領(lǐng)域技術(shù)人員顯而易見(jiàn)的是，可W在沒(méi)有運(yùn)些具體細(xì)節(jié)的情況下實(shí)踐本 公開(kāi)內(nèi)容的實(shí)施例。在其它實(shí)例中，通過(guò)方框圖的形式而不是W具體細(xì)節(jié)的形式示出了公 知的結(jié)構(gòu)和設(shè)備，W避免使本公開(kāi)內(nèi)容的實(shí)施例難W理解。
[0021] 注意，在實(shí)施例的相對(duì)應(yīng)的附圖中，用線表示信號(hào)。一些線可W較粗，W指示更多 成分的信號(hào)路徑，和/或一些線可W在一端或多端上具有箭頭，W指示主要信息流動(dòng)方向。 運(yùn)種指示并不是要進(jìn)行限制。事實(shí)上，結(jié)合一個(gè)或多個(gè)示例性實(shí)施例來(lái)使用運(yùn)些線有助于 更容易理解電路或邏輯單元。由設(shè)計(jì)需要或偏好決定的任何所表示的信號(hào)實(shí)際上可W包括 可W在任一方向上行進(jìn)并且可W利用任何適合類型的信號(hào)方案來(lái)實(shí)施的一個(gè)或多個(gè)信號(hào)。
[0022] 貫穿整個(gè)說(shuō)明書并且在權(quán)利要求書中，術(shù)語(yǔ)"連接"表示在沒(méi)有任何中間設(shè)備的情 況下的連接的物體之間的直接電連接。術(shù)語(yǔ)"禪合"表示連接的物體之間的直接電連接或 通過(guò)一個(gè)或多個(gè)無(wú)源或有源中間設(shè)備的間接連接。術(shù)語(yǔ)"電路"表示被布置為相互合作W 提供所需功能的一個(gè)或多個(gè)無(wú)源和/或有源部件。術(shù)語(yǔ)"信號(hào)"表示至少一個(gè)電流信號(hào)、電 壓信號(hào)或數(shù)據(jù)/時(shí)鐘信號(hào)。"一個(gè)"和"所述"的含義包括多個(gè)引用。"在……中"的含義包 括"在……中"和"在……上"。
[0023] 術(shù)語(yǔ)"縮放"通常指的是將設(shè)計(jì)（方案和布局）從一種工藝技術(shù)轉(zhuǎn)換為另一種工藝 技術(shù)，并且隨后減小布局面積。術(shù)語(yǔ)"縮放"通常還指的是在同一個(gè)工藝節(jié)點(diǎn)內(nèi)縮小布局和 設(shè)備的尺寸。術(shù)語(yǔ)"縮放"還可W指的是相對(duì)于另一個(gè)參數(shù)（例如，電源電平）來(lái)調(diào)整（例 如，減慢或加速一一即，分別縮小或放大）信號(hào)頻率。術(shù)語(yǔ)"大體上"、"接近"、"近似"、"附 近"、和"大約"通常指的是在目標(biāo)值的+/-20 %內(nèi)。
[0024] 除非另外規(guī)定，否則用于描述共同的對(duì)象的序數(shù)詞"第一"、"第二"和"第等的 使用僅指示指代相同對(duì)象的不同實(shí)例，并且不是要暗示所描述的對(duì)象必須采用時(shí)間上、空 間上的給定順序、排名或任何其它方式。
[0025] 出于實(shí)施例的目的，邏輯塊和電路使用包括漏極、源極、柵極、和體端子的金屬氧 化物半導(dǎo)體（MO巧晶體管。晶體管還包括=柵極和罐式場(chǎng)效應(yīng)晶體管、柵極全包圍圓柱體 晶體管、隧道場(chǎng)效應(yīng)管（TFET)、方形絲、或矩形帶狀晶體管、或?qū)嵤┚w管功能的其它器件， 例如碳納米管或自旋電子器件等。MOSFET對(duì)稱的源極端子和漏極端子可W是同一個(gè)端子并 且在本文中可W互換地使用。在另一方面，TFET器件具有非對(duì)稱的源極和漏極端子。本領(lǐng) 域中的技術(shù)人員將領(lǐng)會(huì)，在不脫離本公開(kāi)內(nèi)容的范圍的情況下，可W使用其它晶體管，例如 雙極結(jié)型晶體管--BJTPNP/NPN、BiCMOS、CMOS、e陽(yáng)T等。術(shù)語(yǔ)"麗"指示n型晶體管（例 如，NM0S、NPNBJT等），并且術(shù)語(yǔ)"MP"指示P型晶體管（例如，PM0S、PNPBJT等）。
[00%] 圖IA示出了根據(jù)本公開(kāi)內(nèi)容的一些實(shí)施例的具有多管忍封裝101的IC100,多管 忍封裝101具有用于管忍間同步的數(shù)據(jù)傳輸?shù)臅r(shí)鐘同步的裝置。在一些實(shí)施例中，封裝101 包括第一管忍102和第二管忍103,第二管忍103通過(guò)延遲匹配的互連對(duì)il和i2來(lái)禪合至 第一管忍。在一些實(shí)施例中，互連il和i2是穿娃通孔（TSV)。在其它實(shí)施例中，可W將其 它類型的管忍間互連技術(shù)用于互連il和i2。
[0027] 在一些實(shí)施例中，第一管忍102包括鎖相環(huán)（PLL)和I/Q相位發(fā)生器105,其中'1' 指的是同相位并且'Q'指的是正交相位，并且其中'1'和'Q'相位相隔90°。在一些實(shí)施 例中，P化104產(chǎn)生第一主時(shí)鐘信號(hào)Clkoutl,其作為輸入而被提供給I/Q相位發(fā)生器105。 在一些實(shí)施例中，I/Q相位發(fā)生器105使用Okoutl來(lái)產(chǎn)生具有分開(kāi)90。的相位的時(shí)鐘信 號(hào)，其中之一為CLKl(時(shí)鐘1)。在一些實(shí)施例中，第一管忍102還包括第一PI106 (即，PI1) 和第二PI107(即，PI2)、控制邏輯單元108、延遲估計(jì)器109、W及相位檢測(cè)器110。在一 些實(shí)施例中，第二管忍103包括用于將輸入時(shí)鐘信號(hào)Tl乘W整數(shù)'N'的時(shí)鐘乘法器111、 P化112和時(shí)鐘分配網(wǎng)絡(luò)113。時(shí)鐘分配的輸出是通過(guò)第一管忍102中的時(shí)鐘同步裝置來(lái) 與化Kl同步的化K2 (時(shí)鐘2)。 陽(yáng)02引在一些實(shí)施例中，PIl的輸出Tx由相位檢測(cè)器110接收作為輸入。在一些實(shí)施例 中，PI2的輸出ClkPI2作為輸入而被提供給延遲估計(jì)器109,延遲估計(jì)器109將輸出作為 Clk_A提供給具有傳播延遲Tdl的互連i1。在一些實(shí)施例中，由除法器接收PI2的ClkPI2， 該除法器（在除法器系數(shù)被設(shè)定為1時(shí)）將ClkPI2作為Clk_A傳遞到互連Tdl。在一些 實(shí)施例中，互連il在第二管忍103處禪合至互連i2W形成反饋時(shí)鐘路徑，W使互連i2具 有與互連i1的傳播延遲Tdl大體上相等或匹配的傳播延遲Td2。在一些實(shí)施例中，互連i2 的輸出為Ty，其作為輸入而被提供給相位檢測(cè)器110。在一些實(shí)施例中，相位檢測(cè)器110檢 測(cè)時(shí)鐘信號(hào)Tx與Ty之間的相位差并且提供指示相位差的輸出PD_out。當(dāng)Tx與Ty的相位 對(duì)齊時(shí)，時(shí)鐘信號(hào)CLKl與CLK2同步。
[0029] 在一些實(shí)施例中，在訓(xùn)練階段或在初始狀態(tài)（例如，為第一管忍102和第二管忍 103供電）或在其它預(yù)定時(shí)間點(diǎn)處，延遲估計(jì)器109將ClkPI2分解并且將時(shí)鐘信號(hào)Clk_ A(即，ClkPI2的分解形式）發(fā)送至互連il并且接收該時(shí)鐘信號(hào)作為Ty，W對(duì)傳播延遲 (即，Tdl+Td2)或往返路徑進(jìn)行估計(jì)或測(cè)量。在一些實(shí)施例中，延遲估計(jì)的時(shí)間精細(xì)度 (granularity)為T/2,其中'T'為時(shí)鐘信號(hào)Clk_A的時(shí)鐘周期。在其它實(shí)施例中，延遲估 計(jì)器109可W具有用于估計(jì)互連il和i2的傳播延遲的較精細(xì)的時(shí)間精細(xì)度。在一些實(shí)施 例中，將所估計(jì)的延遲（即，Est.Delay)提供給控制邏輯單元108。在一些實(shí)施例中，控制 邏輯單元108更新了延遲估計(jì)器109的除法器系數(shù)'k'并且基于更新的系數(shù)'k'來(lái)對(duì)新的 Est.Delay進(jìn)行分析。在一些實(shí)施例中，對(duì)系數(shù)'k'進(jìn)行多次更新并且確定Est.Delay的代 碼字。參考圖3-6來(lái)解釋延遲估計(jì)器109的一些實(shí)施例。
[0030] 回顧圖1A，在一些實(shí)施例中，控制邏輯單