用于芯片到芯片連接的差動(dòng)電流模式低延遲調(diào)制及解調(diào)的制作方法
【專(zhuān)利說(shuō)明】用于芯片到芯片連接的差動(dòng)電流模式低延遲調(diào)制及解調(diào)
[0001]相關(guān)申請(qǐng)的交叉參考
[0002]本申請(qǐng)請(qǐng)求于2013年5月9日申請(qǐng)的序列號(hào)為61/821，702的美國(guó)臨時(shí)專(zhuān)利申請(qǐng)案的優(yōu)先權(quán)及其權(quán)益，其整體此處引入供參考。
[0003]關(guān)于聯(lián)邦發(fā)起的研究或開(kāi)發(fā)的陳述
[0004]不能應(yīng)用
[0005]計(jì)算機(jī)程序附屬物的供參考的并入
[0006]不能應(yīng)用
[0007]受到著作權(quán)保護(hù)的材料公告
[0008]本專(zhuān)利文件中的部分材料在美國(guó)及其他國(guó)家的著作權(quán)法下受到著作權(quán)保護(hù)。著作權(quán)的所有人對(duì)于專(zhuān)利文件或?qū)＠衣秲?nèi)容中的任何一者的摹寫(xiě)重制，在所述摹寫(xiě)重制出現(xiàn)于美國(guó)專(zhuān)利商標(biāo)局的公開(kāi)可得的檔案或記錄中時(shí)并無(wú)異議，但在其他方面無(wú)論如何皆保留著作權(quán)。著作權(quán)所有人此處并未放棄使其專(zhuān)利文件維持保密的任何權(quán)利，包括但不限于其根據(jù)37C.F.R.§ 1.14.的權(quán)利。
【背景技術(shù)】
[0009]1、
技術(shù)領(lǐng)域
[0010]本發(fā)明一般是關(guān)于芯片到芯片通信，具體地，是關(guān)于利用差動(dòng)電流模式多頻調(diào)制-解調(diào)技術(shù)的短距離芯片到芯片通信。
[0011]2、【背景技術(shù)】的說(shuō)明
[0012]傳統(tǒng)串行式I/O是以多路調(diào)制及多路解調(diào)數(shù)字通信為基礎(chǔ)。為了增加采用這些傳統(tǒng)方案的通信帶寬，有人首先求助于增加時(shí)鐘頻率。
[0013]然而，每一種過(guò)程技術(shù)在時(shí)鐘頻率上均有其自身的限制，因此人們必需經(jīng)常增加I/O連接的數(shù)量以增加帶寬，因此增加制造成本。此類(lèi)成本甚至在3D集成電路整合中，諸如那些用于垂直互連的以貫通基材穿孔(through-substrate-via，TSV)為基礎(chǔ)的整合中，會(huì)進(jìn)一步增加。用于I/O的TSV的數(shù)量基于基礎(chǔ)物理或機(jī)械的限制是無(wú)法擴(kuò)展的。高于每單位面積內(nèi)特定數(shù)量(或總體密度)的TSV會(huì)導(dǎo)致細(xì)薄化的Si基材(約100 μ m/層(tier))，其可能導(dǎo)致崩壞。因此，此種細(xì)薄現(xiàn)象可嚴(yán)重地限制3D集成電路內(nèi)的層間通信帶寬。
[0014]因此，已在尋求具有較高通信帶寬的芯片到芯片通信電路，該電路不需要在時(shí)鐘頻率或額外的I/O連接中同時(shí)增加。傳統(tǒng)芯片到芯片通信連接依賴通過(guò)互連金屬線的電壓通信。即使是用于芯片間通信的先進(jìn)方法，諸如先前申請(qǐng)案中發(fā)明人所教示的用于芯片到芯片連接的多頻帶正交振幅調(diào)制(Quadrature Amplitude Modulat1n, QAM)電路(提供高帶寬而不會(huì)增加時(shí)鐘頻率或增加I/O連接)，仍包括具有終端或不具終端的電壓信號(hào)的使用。
[0015]這些用于執(zhí)行多頻帶或QAM調(diào)制及解調(diào)電路的現(xiàn)存方法是以長(zhǎng)距離通信為目標(biāo)。此是因?yàn)橥ㄐ砰g的距離長(zhǎng)以及高功率放大器及低噪聲放大器可用來(lái)傳送或接收電壓模式而非電流模式中的通信信號(hào)。
[0016]因此，本發(fā)明提供用于幾英寸或更短的短芯片間距離的強(qiáng)化的芯片到芯片通信技術(shù)。

【發(fā)明內(nèi)容】

[0017]提出一種新穎的差動(dòng)電流模式調(diào)制-解調(diào)方法，所述方法提供較低(較短)延遲、較低功耗、較高制作良率，然而同時(shí)提供對(duì)過(guò)程變量的彈性，諸如，用于多頻帶QAM收發(fā)器電路。本發(fā)明新穎的差動(dòng)電流模式調(diào)制-解調(diào)方法/裝置可應(yīng)用于若干需要短距離芯片間通信的應(yīng)用，并且尤其好地適于作為用于三維集成電路通過(guò)垂直TSV互連中的芯片到芯片連接的基礎(chǔ)。
[0018]調(diào)制解調(diào)是以差動(dòng)電路模式為基礎(chǔ)實(shí)現(xiàn)的，并且包括DC電流降低電路元件以改善信號(hào)噪聲比(signal-to-noise rat1，SNR)。本發(fā)明的電路是利用具有經(jīng)證明的較高制造良率的電流鏡而予以優(yōu)選地實(shí)現(xiàn)的。具有可調(diào)滯后的電流模式施密特觸發(fā)器(SchmittTrigger)被納入解調(diào)電路內(nèi)，以在不產(chǎn)生位錯(cuò)誤的情況下改善數(shù)據(jù)恢復(fù)。
[0019]本發(fā)明的進(jìn)一步的方面將在說(shuō)明書(shū)的下列部分中進(jìn)行說(shuō)明，其中詳細(xì)說(shuō)明旨在完整揭示本發(fā)明優(yōu)選實(shí)施例，而并非對(duì)所述優(yōu)選實(shí)施例進(jìn)行限制。
【附圖說(shuō)明】
[0020]通過(guò)參考下列附圖能夠更加全面地理解本發(fā)明，其中所述附圖僅用于示例性說(shuō)明。
[0021]圖1是根據(jù)本發(fā)明的一實(shí)施例的一短距離調(diào)制及解調(diào)通信裝置的示意框圖。
[0022]圖2是根據(jù)本發(fā)明的一實(shí)施例使用的直流降低電路的示意圖。
[0023]圖3A是根據(jù)本發(fā)明的一實(shí)施例使用的差動(dòng)電流操控混合器的示意圖。
[0024]圖3B是根據(jù)本發(fā)明的一實(shí)施例運(yùn)行的圖3A電路的計(jì)時(shí)/相位圖。
【具體實(shí)施方式】
[0025]—般地，本發(fā)明提供了一種新穎形式的芯片到芯片通信技術(shù)，該技術(shù)在芯片間的通信距離少于幾英寸(諸如3英寸)，以及優(yōu)選地少于約3英寸時(shí)將調(diào)制-解調(diào)應(yīng)用至差動(dòng)電流流上。本發(fā)明的裝置、系統(tǒng)及方法具有若干優(yōu)點(diǎn)，包括，與具有單端或差動(dòng)模式的現(xiàn)有電壓信號(hào)所提供的相比，具有較低的電力、較低的延遲、相鄰貫通硅穿孔(through-silicon-vias, TSVs)之間的干擾耐受性以及對(duì)制造過(guò)程變量的增加的耐受性。
[0026]此外，本發(fā)明的電流信號(hào)是基于電流流動(dòng)的差異，而非其絕對(duì)值。因?yàn)樵葱酒倪B接TSV引線對(duì)在將電流流動(dòng)輸送到接收器芯片之前是加上來(lái)自調(diào)制電路，例示為多頻正交振帽調(diào)制(QAM)電路，的電流流動(dòng)，所以差動(dòng)電流流動(dòng)的DC(直流)位準(zhǔn)變高。應(yīng)理解的是差動(dòng)電流也可采用低頻AC根據(jù)現(xiàn)有技術(shù)進(jìn)行配置，而所述低頻AC可以從調(diào)制信號(hào)的較高頻率中區(qū)別出來(lái)。接收器芯片不但將承受不必要的DC功耗，而且還將造成其差動(dòng)信號(hào)與背景DC電流之間的比例較低。鑒于此問(wèn)題，本發(fā)明的電路架構(gòu)是自動(dòng)調(diào)整DC電流以移除非期望的差動(dòng)DC電流模式，用于保持強(qiáng)化的信號(hào)對(duì)背景比，并且降低功耗。
[0027]此外，本發(fā)明的通信電路通過(guò)集成移除過(guò)程變量所引起的非期望DC電流分量的自動(dòng)調(diào)整DC降低電路，解決了導(dǎo)致DC電流位準(zhǔn)改變的芯片制造過(guò)程變量。本發(fā)明的電路為芯片間通信的差動(dòng)電流模式信號(hào)提供潛在較為穩(wěn)備的方式，而無(wú)論制作過(guò)程變量的位準(zhǔn)未知。
[0028]本發(fā)明的接收器芯片的輸入阻抗在電流模式中運(yùn)行時(shí)與電壓模式運(yùn)行下的輸入阻抗相比是低的。因此，源(發(fā)射器)芯片在電流模式運(yùn)行中是受到較輕的負(fù)載，此較輕的負(fù)載導(dǎo)致較高的速度，即使在大電容性負(fù)載的情況下亦然。此外，相鄰TSVs所產(chǎn)生，主要為電壓模式，的干擾噪聲及其電流在流經(jīng)傳導(dǎo)性硅基材后在數(shù)量級(jí)上實(shí)質(zhì)上減少。降低后的電流噪聲允許人們甚至可以更低的電流實(shí)現(xiàn)接收器電路，用于進(jìn)一步降低功耗。
[0029]在本發(fā)明的短距離應(yīng)用中，應(yīng)理解的是芯片間連接，諸如通過(guò)三維集成電路(3DIC)垂直TSVs的，是在幾英寸(例如，3英寸)之內(nèi)，然而其可能下降至小于一英寸的十分之一。此允許人們應(yīng)用電流模式運(yùn)行作為通信信號(hào)。此外，為了允許來(lái)自非預(yù)期性來(lái)源的噪聲或干擾，利用差動(dòng)電流可改善通信的穩(wěn)健性及效率。除了應(yīng)用差動(dòng)電流作為調(diào)制及解調(diào)的信號(hào)以外，還集成自動(dòng)調(diào)整DC電流降低電路，其不僅改善信號(hào)噪聲比(SNR)，還低降低功耗以克服過(guò)程變數(shù)。
[0030]圖1圖示了利用多頻帶正交振幅調(diào)制(QAM)電路以連接一短距離內(nèi)多個(gè)芯片的調(diào)制及解調(diào)通信電路用的電路方塊的示例性實(shí)施例10。
[0031]調(diào)制及解調(diào)電路10包括調(diào)制電路以實(shí)現(xiàn)熱射(TX)12，以及解調(diào)電路以實(shí)現(xiàn)接收(RX) 14，而介于發(fā)送與接收之間的、在形式上為模擬串行系列總線的被視為通信連接16。
[0032]發(fā)射側(cè)12被顯示經(jīng)由一數(shù)據(jù)總線接收數(shù)據(jù)，所述數(shù)據(jù)總線的示例為，但非限于，8位寬總線(DQ_TX[7:0])、裝置模式信號(hào)(DM_TX)、發(fā)射器閂鎖信號(hào)DQS_TX、以及時(shí)鐘信號(hào)(CLK_SYS)。在發(fā)射側(cè)的調(diào)制器中可見(jiàn)到軌跡脈沖產(chǎn)生器18，看到該軌跡脈沖產(chǎn)生器在第一階段耦合至多個(gè)數(shù)據(jù)緩沖器20a至20η?？吹矫}沖產(chǎn)生器18及數(shù)據(jù)緩沖器20a_20n的輸出被QAM電路22a至22η接收。軌跡脈沖生成提供用于供發(fā)射器與接收路之間同步的機(jī)制。軌跡脈沖被發(fā)送至接收器，該接收器是用來(lái)控制用于DM_RX位以及數(shù)據(jù)位DQ_RX[7:0]的數(shù)據(jù)緩沖器?？吹矫恳粋€(gè)QAM電路(22a至22η)示例性地包括數(shù)字模擬轉(zhuǎn)換器(DACs)24a，26a，24b，26b，...24n，26n，接著為混合器(電流模式)28a，30a，28b，30b，...28n，30n，而每一對(duì)混合器均接收匕與f q信號(hào)。要理解的是所描述的DACs是配置用于輸出差動(dòng)電流模式輸出信號(hào)的，而所述輸出信號(hào)接著由電流模式混合器進(jìn)行調(diào)制。
[0033]接收側(cè)14顯示具有與發(fā)射側(cè)所見(jiàn)到的類(lèi)似的信號(hào)，然而所述接收側(cè)經(jīng)數(shù)據(jù)總線輸出數(shù)據(jù)，所述數(shù)據(jù)總線示例為，但非限于，8位總線(DQ_RX[7:0])，輸出裝置模式信號(hào)(DM_RX)、輸出狀態(tài)信號(hào)DQS_RX、以及時(shí)鐘信號(hào)(CLK_SYS)。接收器14中的解調(diào)電路實(shí)質(zhì)