數據處理裝置的制造方法
【技術領域】
[0001]本發(fā)明涉及嵌入式時鐘方式的數據傳輸中的數據處理裝置。
【背景技術】
[0002]在串行數據的傳輸中，當以不同的信號線傳輸數據信號和時鐘信號時，在數據信號的傳輸與時鐘信號的傳輸之間產生時間差。因此，為了防止該時間差的產生，考慮了在數據信號中疊加時鐘信號來傳輸的嵌入式時鐘(embedded clock)方式(例如，專利文獻1)。
[0003]現有技術文獻專利文獻
專利文獻1:日本特開2009 - 163269號公報。
[0004]發(fā)明要解決的課題
在使用了串行數據的數據通信中，在接受側的裝置中進行將串行數據變換為并行的處理(串并變換)。在高速地進行串行數據通信的情況下，為了高速地對數據進行串并變換，需要以高速的時鐘工作的大量的鎖存器。因此，存在由于鎖存時的延遲而在本來應該同時進行的多個數據處理中產生時間差(時滯(skew))的可能性。

【發(fā)明內容】

[0005]因此，本發(fā)明的目的在于提供能夠在使用了嵌入式時鐘方式的數據的接口中抑制起因于鎖存時的延遲等的時滯的影響的數據處理裝置。
[0006]用于解決課題的方案
本發(fā)明的數據處理裝置的特征在于，具備:輸入部，受理由包含時鐘位的N位的串行數據塊的序列構成的串行數據，其中，N為2以上的自然數；第一導入部，從所述串行數據塊的每一個導入K位的數據，得到其來作為第一導入數據，其中，K〈N并且為自然數；第二導入部，從所述串行數據塊的每一個導入L位的數據，得到其來作為第二導入數據，其中，L=N -K;時鐘判定部，判定在所述第一導入數據和所述第二導入數據的哪一個中包含所述時鐘位；第一串并變換部，基于所述時鐘判定部的判定結果，對所述第一導入數據和所述第二導入數據之中的包含所述時鐘位的一方進行串并變換來得到第一并行數據；第二串并變換部，基于所述時鐘判定部的判定結果，對所述第一導入數據和所述第二導入數據之中的不包含所述時鐘位的一方進行串并變換來得到第二并行數據；以及合成部，將所述第一并行數據與所述第二并行數據合成，輸出N位的并行數據。
[0007]此外，本發(fā)明的數據處理方法的特征在于，具備:輸入受理步驟，受理由包含時鐘位的N位的串行數據塊的序列構成的串行數據，其中，N為2以上的自然數；第一導入步驟，從所述串行數據塊的每一個導入K位的數據，得到其來作為第一導入數據，其中，K〈N并且為自然數；第二導入步驟，從所述串行數據塊的每一個導入L位的數據，得到其來作為第二導入數據，其中，L=N-K ;時鐘判定步驟，判定在所述第一導入數據和所述第二導入數據的哪一個中包含所述時鐘位；第一串并變換步驟，基于所述時鐘判定步驟的判定結果，對所述第一導入數據和所述第二導入數據之中的包含所述時鐘位的一方進行串并變換來得到第一并行數據；第二串并變換步驟，基于所述時鐘判定步驟的判定結果，對所述第一導入數據和所述第二導入數據之中的不包含所述時鐘位的一方進行串并變換來得到第二并行數據；以及合成步驟，將所述第一并行數據與所述第二并行數據合成，輸出N位的并行數據。
[0008]發(fā)明效果
根據本發(fā)明的數據處理裝置，分成多個系統來導入串行數據，對它們并行地進行串并變換，之后，進行合成，因此，能夠降低速度來進行串并變換，能夠抑制起因于鎖存時的延遲的數據處理的時滯的影響。
【附圖說明】
[0009]圖1是示出本發(fā)明的實施例1的數據處理裝置的框圖。
[0010]圖2是示出第一導入部和第二導入部進行的處理的例子的時間圖。
[0011]圖3是示出由本發(fā)明的數據處理裝置進行的處理的例子的時間圖。
[0012]圖4是示出本發(fā)明的實施例2的數據處理裝置的框圖。
[0013]圖5是示出本發(fā)明的實施例3的數據處理裝置的框圖。
【具體實施方式】
[0014]以下，參照附圖并詳細地說明本發(fā)明的實施例。
[0015]【實施例1】
圖1是示出本發(fā)明的數據處理裝置10的概略結構的框圖。數據處理裝置10包含:作為串行數據的輸入部的接收器11、作為時鐘信號生成部的PLL (Phase Locked Loop，鎖相環(huán))電路12、第一導入部13、第二導入部14、第一鎖存器部15、第二鎖存器部16、時鐘鎖定判定部17、時鐘判定部18、作為連接切換部的選擇器19、第一串并變換部20、第二串并變換部21、以及合成部22。
[0016]接收器11接收從外部的發(fā)送裝置等(未圖示)發(fā)送的信號，得到由包含時鐘位AD的串行數據塊DB的序列構成的串行數據SD。例如，在各串行數據塊DB為10位的情況下，串行數據塊DB由時鐘位AD和9位的數據序列(B1、B2、B3、B4、B5、B6、B7、B8、B9 )構成。接收器11將串行數據SD供給到PLL電路12、第一導入部13、第二導入部14、第一鎖存器部15以及第二鎖存器部16中。
[0017]PLL電路12由電壓控制發(fā)信器、相位比較器、環(huán)路濾波器等構成。PLL電路12生成與從接收器11供給的串行數據SD中的時鐘位AD相位同步的第一時鐘信號CK1和具有與其反轉的相位的第二時鐘信號CK2。PLL電路12將第一時鐘信號CK1供給到第一導入部13和第一鎖存器部15中。此外，PLL電路12將第二時鐘信號CK2供給到第二導入部14和第二鎖存器部16中。
[0018]第一導入部13和第二導入部14分別基于第一時鐘信號CK1和CK2來每隔1位交替地導入串行數據SD中的構成各數據塊DB的數據序列，并依次供給到選擇器19中。例如，在如圖2 (a)所示那樣在串行數據SD中的時鐘位AD的上升沿之后CK1的上升沿比CK2的上升沿先出現的情況下，第一導入部13依次導入數據塊DB中的數據序列中的時鐘位AD和偶數位位數的位B2、B4、B6、B8，并供給到選擇器19中。第二導入部14依次導入數據塊DB中的數據序列中的奇數位位數的位則、83、85、87、89，并供給到選擇器19中。
[0019]另一方面，在如圖2 (b)所示那樣在串行數據SD中的時鐘位AD的上升沿之后CK2的上升沿比CK1的上升沿先出現的情況下，第一導入部13依次導入數據塊DB中的數據序列中的位則、83、85、87、89，并供給到選擇器19中。第二導入部14依次導入數據塊DB中的數據序列中的時鐘位AD和位B2、B4、B6、B8，并供給到選擇器19中。
[0020]S卩，基于在串行數據SD中的時鐘位AD的上升沿之后先出現上升沿的時鐘信號(CK1或CK2)來導入數據的導入部(第一導入部13或第二導入部14)對時鐘位AD和位B2、B4、B6、B8進行導入。另一方面，基于后出現上升沿的時鐘信號來導入數據的導入部對位B1、B3、B5、B7、B9進行導入。由此，將由包含第一導入部13導入的數據的第一數據塊DB1的序列構成的串行數據SD1A和由包含第二導入部14導入的數據的第二數據塊DB2的序列構成的串行數據SD2A分別供給到選擇器19中。
[0021]第一鎖存器部15和第二鎖存器部16分別基于第一時鐘信號CK1和CK2每隔1位交替地鎖存串行數據SD中的構成各數據塊DB的數據序列，并依次供給到時鐘判定部18中。與第一導入部13和第二導入部14同樣地，基于在串行數據SD中的時鐘位AD的上升沿之后先出現上升沿的時鐘信號(CK1或CK2)來鎖存數據的鎖存器部(第一鎖存器部15或第二鎖存器部16)對時鐘位AD和位B2、B4、B6、B8進行鎖存。另一方面，基于后出現上升沿的時鐘信號來鎖存數據的鎖存器部對位Bl、B3、B5、B7、B9進行鎖存。由此，將由第一鎖存器部15鎖存的數據構成的串行數據SD1B和由第二鎖存器部16鎖存的數據構成的串行數據SD2B分別供給到時鐘判定部18中。
[0022]時鐘鎖定判定部17生成表示PLL電路12是否生成與時鐘位AD相位鎖定后的CK1(CK2)的時鐘鎖定信號CLS，并將其供給到時鐘判定部18中。由后級的時鐘判定部18進行的判定工作需要在PLL電路12與時鐘位AD相位鎖定之后進行，因此，時鐘判定部18等待表示相位鎖定的時鐘鎖定信號CLS的來自時鐘鎖定判定部17的供給，開始判定工作。
[0023]時鐘判定部18根據表示相位鎖定的時鐘鎖定信號CLS來判定在從第一鎖存器部15供給的數據SD1B和從第二鎖存器部16供給的數據SD2B之中的哪一個