具輸出緩沖器的集成電路及控制輸出緩沖器的方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明是有關(guān)于數(shù)字電路，且特別是有關(guān)于數(shù)字電路的輸出緩沖器，尤其是具輸出緩沖器的集成電路及控制輸出緩沖器的方法。
【背景技術(shù)】
[0002]集成電路中的輸出緩沖器可以用來在低電流電平接收內(nèi)部數(shù)據(jù)，并且在較高電流電平將其呈現(xiàn)至外部負(fù)載。輸出緩沖器的輸出時(shí)間會(huì)隨工藝電壓溫度(Process corners,Voltages, and Temperatures, PVT)變化。因PVT條件而導(dǎo)致的輸出時(shí)間變化會(huì)減少數(shù)據(jù)有效窗(data valid window)。當(dāng)操作速度越高,減少的數(shù)據(jù)有效窗越有可能影響性能甚至是集成電路的可靠度。
[0003]一種已知的輸出緩沖器被描述在美國專利號(hào)8，643，404名為「輸出緩沖驅(qū)動(dòng)強(qiáng)度的自我校準(zhǔn)(Self-Calibrat1n of Output Buffer Driving Strength)」的文件中。在此‘404專利文件中，輸出驅(qū)動(dòng)強(qiáng)度反復(fù)地改變，任何反復(fù)改變的結(jié)果會(huì)產(chǎn)生「較強(qiáng)」或「較弱」的驅(qū)動(dòng)強(qiáng)度。若初始驅(qū)動(dòng)強(qiáng)度很遠(yuǎn)，則接近理想驅(qū)動(dòng)強(qiáng)度可能需要多次迭代。
[0004]因此有需要提供一種本質(zhì)上對(duì)PVT條件不敏感的輸出緩沖器，以針對(duì)集成電路的高速操作提供可靠的性能，并對(duì)于一致的輸出緩沖時(shí)間延遲有良好的結(jié)果，以較少次的迭代方法以達(dá)到理想的輸出緩沖時(shí)間延遲。

【發(fā)明內(nèi)容】

[0005]本發(fā)明的一方面是一包括輸出緩沖器、多個(gè)序列電路以及控制電路的集成電路。
[0006]輸出緩沖器具有輸出緩沖延遲、訊號(hào)輸入以及訊號(hào)輸出，輸出緩沖器具有可變數(shù)量的多個(gè)輸出驅(qū)動(dòng)器，這些輸出驅(qū)動(dòng)器響應(yīng)于輸出驅(qū)動(dòng)器控制訊號(hào)而開啟。
[0007]多個(gè)序列電路接收第一時(shí)間訊號(hào)及第二時(shí)間訊號(hào)作為輸入，第一時(shí)間訊號(hào)及第二時(shí)間訊號(hào)的相對(duì)時(shí)間決定這些輸出驅(qū)動(dòng)器的可變數(shù)量。在一實(shí)施例中，第一時(shí)間訊號(hào)產(chǎn)生自第一延遲電路。在一實(shí)施例中，第二時(shí)間訊號(hào)產(chǎn)生具有關(guān)聯(lián)于該輸出緩沖延遲的第二延遲。輸出驅(qū)動(dòng)器的可變數(shù)量取決于傳遞第二時(shí)間訊號(hào)直到接收第一時(shí)間訊號(hào)的序列電路的數(shù)量。
[0008]控制電路執(zhí)行活動(dòng):(1)利用第一延遲電路以產(chǎn)生具有第一延遲的第一時(shí)間訊號(hào)，(2)利用第二延遲電路以產(chǎn)生具有關(guān)聯(lián)于輸出緩沖延遲的第二延遲的第二時(shí)間訊號(hào)，
(3)利用這些序列電路產(chǎn)生這些輸出驅(qū)動(dòng)器控制訊號(hào)，以及(4)響應(yīng)于輸出驅(qū)動(dòng)器控制訊號(hào)使可變數(shù)量的這些輸出驅(qū)動(dòng)器開啟。
[0009]本發(fā)明的另一方面是一包括輸出緩沖器、多個(gè)序列電路、多個(gè)延遲電路以及控制電路的集成電路。
[0010]輸出緩沖器具有輸出緩沖延遲、訊號(hào)輸入以及訊號(hào)輸出，以及接收輸出驅(qū)動(dòng)器控制訊號(hào)的控制訊號(hào)輸入。
[0011]這些序列電路接收第一時(shí)間訊號(hào)及第二時(shí)間訊號(hào)作為輸入，第一時(shí)間訊號(hào)產(chǎn)生自第一延遲電路，第二時(shí)間訊號(hào)產(chǎn)生具有第二延遲，第二延遲關(guān)聯(lián)于輸出緩沖延遲。
[0012]這些延遲電路產(chǎn)生決定輸出緩沖延遲的可變延遲，可變延遲取決于傳遞第二時(shí)間訊號(hào)直到接收第一時(shí)間訊號(hào)的這些序列電路的數(shù)量。
[0013]控制電路執(zhí)行活動(dòng):(1)利用第一延遲電路以產(chǎn)生具有第一延遲的第一時(shí)間訊號(hào)，(2)利用第二延遲電路以產(chǎn)生具有關(guān)聯(lián)于輸出緩沖延遲的第二延遲的第二時(shí)間訊號(hào)，
(3)利用這些序列電路產(chǎn)生輸出驅(qū)動(dòng)器控制訊號(hào)，以及(4)使輸出驅(qū)動(dòng)器控制訊號(hào)歷經(jīng)可變延遲以到達(dá)輸出緩沖器。
[0014]本發(fā)明的另一方面是用以控制輸出緩沖器的方法，其中輸出緩沖器具有輸出緩沖延遲。該方法包括:
[0015]產(chǎn)生具有第一延遲的第一時(shí)間訊號(hào)；
[0016]產(chǎn)生具有關(guān)聯(lián)于輸出緩沖延遲的第二延遲的第二時(shí)間訊號(hào)；以及
[0017]響應(yīng)于當(dāng)?shù)谝粫r(shí)間訊號(hào)被多個(gè)序列電路接受時(shí)被第一時(shí)間訊號(hào)傳輸?shù)倪@些序列電路的序列電路的數(shù)量，調(diào)整在輸出緩沖器中多個(gè)輸出驅(qū)動(dòng)器中開啟的輸出驅(qū)動(dòng)器的可變數(shù)量。
[0018]本發(fā)明的另一方面是用以控制輸出緩沖器的方法，其中該出緩沖器具有輸出緩沖延遲。該方法包括:
[0019]產(chǎn)生具有第一延遲的第一時(shí)間訊號(hào)；
[0020]產(chǎn)生具有關(guān)聯(lián)于該輸出緩沖延遲的第二延遲的第二時(shí)間訊號(hào)；
[0021]響應(yīng)于當(dāng)?shù)谝粫r(shí)間訊號(hào)被多個(gè)序列電路接受時(shí)被第一時(shí)間訊號(hào)傳輸?shù)倪@些序列電路的序列電路的數(shù)量，調(diào)整多個(gè)延遲電路的可變延遲；以及
[0022]使輸出驅(qū)動(dòng)器控制訊號(hào)歷經(jīng)可變延遲以到達(dá)輸出緩沖器。
[0023]在本發(fā)明的不同實(shí)施例，多個(gè)延遲電路中的延遲電路包括串聯(lián)的反相器。
[0024]在本發(fā)明的不同實(shí)施例，輸出緩沖延遲取決于多個(gè)延遲電路所產(chǎn)生的可變延遲。
[0025]在本發(fā)明的不同實(shí)施例，多個(gè)序列電路中的序列電路包括正反器以及組合邏輯。
[0026]在本發(fā)明的不同實(shí)施例，第一延遲電路響應(yīng)參考訊號(hào)以產(chǎn)生具有第一延遲的第一時(shí)間訊號(hào)，第一延遲實(shí)質(zhì)上對(duì)工藝、電壓以及溫度(Process, Voltage and Temperature,PVT)條件至少其中之一不敏感。第二延遲電路在其輸入上響應(yīng)參考訊號(hào)以在其輸出上產(chǎn)生具有第二延遲的該第二時(shí)間訊號(hào)，第二延遲關(guān)聯(lián)于源自PVT條件至少其中之一對(duì)輸出緩沖延遲的改變。
[0027]在本發(fā)明的不同實(shí)施例，多個(gè)輸出驅(qū)動(dòng)器為并聯(lián)，輸出緩沖延遲通過這些輸出驅(qū)動(dòng)器的可變數(shù)量是變多或變少而被縮短或延長。
[0028]在本發(fā)明的不同實(shí)施例，輸出驅(qū)動(dòng)器被分成多個(gè)輸出驅(qū)動(dòng)器群組，序列電路中相同的序列電路驅(qū)動(dòng)器控制這些輸出驅(qū)動(dòng)器群組里相同群組中不同的輸出驅(qū)動(dòng)器。在本發(fā)明的又一實(shí)施例，序列電路被分成多個(gè)序列電路群組，這些序列電路群組的相同群組中不同的序列電路控制這些輸出驅(qū)動(dòng)器群組的相同群組。
[0029]在本發(fā)明的不同實(shí)施例，序列電路被分成多個(gè)序列電路群組，這些序列電路群組里相同群組中的不同序列電路控制這些輸出驅(qū)動(dòng)器群組中相同的輸出驅(qū)動(dòng)器。
[0030]在本發(fā)明的不同實(shí)施例，序列電路被分成多個(gè)序列電路群組，這些延遲電路響應(yīng)這些序列電路群組里相同群組中不同的序列電路產(chǎn)生相同延遲。
[0031]在本發(fā)明的不同實(shí)施例，序列電路被分成多個(gè)序列電路群組，可變延遲為相同值，相同值通過輸出驅(qū)動(dòng)訊號(hào)而產(chǎn)生，輸出驅(qū)動(dòng)訊號(hào)產(chǎn)生自這些序列電路群組里相同群組中不同的序列電路。
[0032]為了對(duì)本發(fā)明的上述及其他方面有更佳的了解，下文特舉較佳實(shí)施例，并配合所附圖式，作詳細(xì)說明如下:
【附圖說明】
[0033]圖1A為輸出緩沖器的設(shè)計(jì)的一例。
[0034]圖1B繪示關(guān)聯(lián)于圖1A中輸出緩沖器的波形。
[0035]圖2為在不同條件下變化的緩沖延遲圖。
[0036]圖3A為包括輸出緩沖器的集成電路的方塊圖的一例，輸出緩沖器具有由速度計(jì)量電路所控制的輸出延遲。
[0037]圖3B繪示具有控制訊號(hào)來控制不同數(shù)量被「開啟」的輸出驅(qū)動(dòng)器的輸出緩沖器。
[0038]圖3C繪示具有歷經(jīng)至少一可變延遲的控制訊號(hào)的輸出緩沖器。
[0039]圖4為圖3A集成電路中的速度計(jì)量電路的方塊圖。
[0040]圖5為用于圖4中的延遲仿真電路的方塊圖。
[0041]圖6至圖9為使用于圖4中的參考延遲電路的部分電路圖。
[0042]圖10為圖4的速度計(jì)量電路中一例序列電路的電路圖。
[0043]圖11為來自延遲仿真電路以及理想?yún)⒖佳舆t電路的訊號(hào)的延遲圖。
[0044]圖12為針對(duì)不同PVT情況來自延遲仿真電路、參考延遲電路以及多個(gè)開啟的輸出驅(qū)動(dòng)器的訊號(hào)的延遲圖。
[0045]圖13為顯示新輸出緩沖器的改良的延遲圖。
[0046]圖14為圖4中速度計(jì)量電路的訊號(hào)軌線圖。
[0047]圖15為圖14的速度計(jì)量電路的方塊圖，其具有組成群組的序列電路。
[0048]圖16繪示圖3B的輸出緩沖器，其具有安排成群組的輸出驅(qū)動(dòng)器。
[0049]圖17為針對(duì)圖16的輸出緩沖器的控制訊號(hào)電路的一例。
[0050]圖18為針對(duì)圖16的輸出緩沖器的可變延遲電路的一例，其響應(yīng)圖17的控制訊號(hào)電路。
[0051]圖19為集成電路的一例的芯片圖。
[0052]【符號(hào)說明】
[0053]120:PM0S 晶體管
[0054]140:NM0S 晶體管
[0055]160:輸出緩沖器
[0056]180:電容
[0057]200:集成電路
[0058]220:第二晶體管
[0059]240:第一晶體管
[0060]260:輸出緩沖器
[0061]261:輸出緩沖器
[0062]262:輸出緩沖器
[0063]280:電容
[0064]300:速度計(jì)量電路
[0065]310:延遲電路
[0066]402:延遲仿真電路
[0067]404:參考延遲電路
[0068]406:序列電路N
[0069]408:序列電路 N-1
[0070]410:序列電路I
[0071]510:延遲仿真電路
[0072]522:第二縮小電路
[0073]524:第一縮小電路
[0074]526:縮小電路
[0075]528:電容<