恒壓電路及振蕩裝置的制造方法
【專利摘要】恒壓電路及振蕩裝置，恒壓電路在低電源電壓時(shí)檢測(cè)漏電流而輸出穩(wěn)定的電源電壓等級(jí)的電壓，石英振蕩電路使用了該恒壓電路。在恒壓電路中具備漏電流檢測(cè)電路，該漏電流檢測(cè)電路具有將柵極和源極接地的漏電流監(jiān)測(cè)用PMOS晶體管，即使是恒壓電源，在檢測(cè)到漏電流的情況下，也能夠?qū)銐弘娐返妮敵鼍w管的柵極施加足以使其導(dǎo)通的電壓。
【專利說(shuō)明】
恒壓電路及振蕩裝置
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及具備石英振蕩電路的振蕩裝置，更詳細(xì)而言，涉及能夠在低電源電壓時(shí)檢測(cè)漏電流并輸出穩(wěn)定的電源電壓等級(jí)的電壓的恒壓電路。
【背景技術(shù)】
[0002]圖5是廣泛應(yīng)用于鐘表或電子設(shè)備等的以往的振蕩裝置100的結(jié)構(gòu)圖。以往的振蕩裝置100具備:根據(jù)輸入電壓而生成恒定的輸出電壓VREG的恒壓電路10;以及通過(guò)所生成的十旦壓VREG使石英振子X(jué)TAL振蕩的石英振蕩電路20。另外，在該振蕩裝置100中，設(shè)VDD為接地電位，設(shè)VSS為電源電壓。
[0003]在振蕩裝置100中，為了抑制消耗電流，極力減小用于驅(qū)動(dòng)石英振蕩電路20的電壓是很重要的。因此，設(shè)置有即使在某個(gè)恒定的電源電壓以上也輸出恒定的恒壓VREG的恒壓電路10。另一方面，石英振蕩電路20具有由石英振子X(jué)TAL的振蕩特性、振蕩逆變器、負(fù)載電容等確定的振蕩停止電壓VD0S。因此，在恒壓電路10中，需要使恒壓VREG的絕對(duì)值| VREG |比振蕩停止電壓的絕對(duì)值IVDOS I高。
[0004]圖6是示出以往的振蕩裝置100的恒壓電路10的電路圖。恒壓電路10具備基準(zhǔn)電壓電路101、差動(dòng)放大電路102以及輸出電路103。
[0005 ] 在基準(zhǔn)電壓電路1I中，恒流IREF從恒流源耗盡型NMOS晶體管MD I流向PMOS晶體管MPl，生成基準(zhǔn)電壓VREF。在差動(dòng)放大電路102中，向反相輸入端子輸入基準(zhǔn)電壓VREF，向同相輸入端子輸入反饋電壓FB。差動(dòng)放大電路102對(duì)與輸出端子N02連接的輸出晶體管MN5的柵極電壓進(jìn)行控制，使得基準(zhǔn)電壓VREF與反饋電壓FB相等。因此，恒壓電路10的恒壓輸出的絕對(duì)值I VREG I是將基準(zhǔn)電壓的絕對(duì)值IVREF |和匪OS晶體管MN6的柵源間電壓Vgs相加而得到的電壓。
[0006]以往的恒壓電路1的輸出電壓VREG在低電源電壓時(shí)通過(guò)向輸出晶體管麗5的柵極傳遞接地電位VDD電壓等級(jí)的電壓而變得與電源電壓VSS相等(例如，參照專利文獻(xiàn)I)。
[0007]專利文獻(xiàn)I:日本特開(kāi)2001-312320號(hào)公報(bào)
[0008]但是，在由于高溫時(shí)或制造偏差而導(dǎo)致MOS晶體管的閾值電壓低于規(guī)定值的情況下，若MOS晶體管的漏電流增大，則PMOS晶體管MPl的漏極與源極之間的電壓Vds變小，從而無(wú)法確保PMOS晶體管MP3的柵源間電壓Vgs。而且，當(dāng)無(wú)法將接地電位VDD充分地傳遞給輸出晶體管M N 5的柵極的情況下，或者當(dāng)由于在NM O S晶體管M N 3中流過(guò)漏電流而導(dǎo)致接地電位VDD無(wú)法充分地傳遞給輸出晶體管MN5的柵極的情況下，無(wú)法確保輸出晶體管MN5的柵源間電壓Vgs，從而輸出晶體管麗5截止。因此，恒壓的絕對(duì)值I VREG I與電源電壓的絕對(duì)值I VSS的關(guān)系沒(méi)有成為I VREG I = I VSS I，而成為I VREG | < | VSS |，若| VREG |低于振蕩停止電壓的絕對(duì)值IVDOS I，則石英振蕩電路20無(wú)法進(jìn)行動(dòng)作。

【發(fā)明內(nèi)容】

[0009]本發(fā)明是鑒于上述課題而完成的，其目的在于提供不受漏電流的影響，在低電源電壓時(shí)能夠輸出穩(wěn)定的電源電壓等級(jí)的電壓的恒壓電路及使用了該恒壓電路的石英振蕩電路。
[0010]在本發(fā)明中，為了解決上述課題，使恒壓電路采取以下那樣的結(jié)構(gòu)。
[0011]恒壓電路具備:輸入基準(zhǔn)電壓和反饋電壓的差動(dòng)放大電路;根據(jù)差動(dòng)放大電路的輸出電壓而向恒壓電路的輸出端子輸出恒壓的輸出晶體管；以及檢測(cè)晶體管的漏電流的漏電流檢測(cè)電路，該恒壓電路構(gòu)成為，漏電流檢測(cè)電路在檢測(cè)到漏電流超過(guò)規(guī)定值時(shí)，增大輸出晶體管的柵源間電壓。
[0012]在本發(fā)明中，根據(jù)恒壓電路，在晶體管的漏電流超過(guò)規(guī)定值的情況下，漏電流檢測(cè)電路通過(guò)對(duì)輸出晶體管的柵極施加使其導(dǎo)通所需的充分的電壓而能夠輸出穩(wěn)定的電源電壓等級(jí)的電壓。特別地，在以為了減少消耗電流而使恒壓輸出變小為目的，使MOS晶體管的閾值電壓下降的處理中，或者在為了使IC的芯片面積變小而使MOS晶體管的溝道長(zhǎng)度變短的振蕩電路中是有效的。
【附圖說(shuō)明】
[0013]圖1是示出第一實(shí)施方式的恒壓電路的電路圖。
[0014]圖2是示出第一實(shí)施方式的漏電流檢測(cè)電路的電路圖。
[0015]圖3是示出第二實(shí)施方式的恒壓電路的內(nèi)部結(jié)構(gòu)的電路圖。
[0016]圖4是示出第二實(shí)施方式的漏電流檢測(cè)電路的電路圖。
[0017]圖5是示出使用了本發(fā)明的恒壓電路的振蕩裝置的概略圖。
[0018]圖6是示出以往的振蕩裝置的恒壓電路的電路圖。
[0019]標(biāo)號(hào)說(shuō)明
[0020]100:振湯裝置；10:丨旦壓電路;20:石英振湯電路;30、40:漏電流檢測(cè)電路；101:基準(zhǔn)電壓電路；102:差動(dòng)放大電路；103:輸出電路。
【具體實(shí)施方式】
[0021]圖1是示出第一實(shí)施方式的恒壓電路10的電路圖。恒壓電路10具備基準(zhǔn)電壓電路101、差動(dòng)放大電路102、輸出電路103以及漏電流檢測(cè)電路30。
[0022 ] 基準(zhǔn)電壓電路1I由耗盡型匪OS晶體管MD I和匪OS晶體管麗I和MN2以及PMOS晶體管MPI構(gòu)成。耗盡型匪OS晶體管MD I作為恒流源而進(jìn)行動(dòng)作。匪OS晶體管麗I和匪OS晶體管MN2被電流鏡像(current mirror)連接，從而在NMOS晶體管MN2也流過(guò)恒流IREF。在PMOS晶體管MPl中，柵極與漏極連接，源極接地。因此，在基準(zhǔn)電壓電路101中，恒流IREF從恒流源耗盡型NMOS晶體管MD I流向PMOS晶體管MPI，生成基準(zhǔn)電壓VREF。
[0023 ] 差動(dòng)放大電路1 2由PMOS晶體管MP2、構(gòu)成差動(dòng)對(duì)的PMOS晶體管MP3和MP4以及構(gòu)成電流鏡的WOS晶體管麗3和MN4構(gòu)成。恒流IREF在與PMOS晶體管MPI構(gòu)成電流鏡的PMOS晶體管MP2中流過(guò)，成為工作電流。
[0024]輸出電路1 3由PMOS晶體管MP5以及輸出晶體管麗5和麗6構(gòu)成。在輸出晶體管麗5中，柵極與作為差動(dòng)放大電路102的輸出N03的PMOS晶體管MP3的漏極連接，源極與電源電壓VSS連接，漏極與恒壓電路10的輸出VREG連接。在匪OS晶體管MN6中，柵極與自身的漏極連接而向作為差動(dòng)放大電路102的同相輸入端子的PMOS晶體管MP4輸入，源極與恒壓電路10的輸出VREG連接。PMOS晶體管MP5的柵極與PMOS晶體管MPl的柵極及漏極連接，源極接地。在與PMOS晶體管MPI構(gòu)成電流鏡的PMOS晶體管MP5中流過(guò)恒流IREF。
[0025]向作為差動(dòng)放大電路102的差動(dòng)對(duì)的反相輸入端子的PMOS晶體管MP3的柵極輸入基準(zhǔn)電壓VREF，向作為同相輸入端子的PMOS晶體管MP4的柵極輸入PMOS晶體管MP5的漏極電壓，即輸入反饋電壓FB。由于差動(dòng)放大電路102的輸出N03被輸入到輸出晶體管麗5的柵極，因此，對(duì)輸出晶體管MN5的柵極電位N03進(jìn)行控制，使得基準(zhǔn)電壓VREF與反饋電壓FB最終相等。因此，恒壓電路1的恒壓輸出的絕對(duì)值I VREG I成為將基準(zhǔn)電壓的絕對(duì)值I VREF |和匪OS晶體管麗6的柵源間電壓Vgs相加而得到的電壓。即，通過(guò)I VREG I = I VREF | +Vgs = a | Vtp | +βVtn來(lái)表示。Vtp表示PMOS晶體管的閾值電壓，Vtn表示NMOS晶體管的閾值電壓，α、β表示規(guī)定的常數(shù)。另一方面，在不流過(guò)漏電流的通常狀態(tài)下的低電源電壓時(shí)，PMOS晶體管ΜΡ2和MP3能夠充分確保柵源間電壓Vgs而導(dǎo)通，由此，輸出晶體管ΜΝ5的柵極電位成為接地電位VDD，由于能夠確保輸出晶體管ΜΝ5的柵源間電壓Vgs而輸出晶體管ΜΝ5能夠?qū)?，因此，IvregI =
vss| ο
[0026]漏電流檢測(cè)電路30連接于基準(zhǔn)電壓VREF與差動(dòng)放大電路102的輸出Ν03之間。圖2是示出漏電流檢測(cè)電路30的電路圖。
[0027]漏電流檢測(cè)電路30由漏電流監(jiān)測(cè)用PMOS晶體管MPLl、PM0S晶體管ΜΡ6、ΜΡ7和ΜΡ8以及NMOS晶體管麗7和麗8構(gòu)成。在漏電流監(jiān)視器監(jiān)測(cè)用PMOS晶體管MPLl中，柵極和源極接地，漏極與PMOS晶體管ΜΡ8的源極連接。在PMOS晶體管ΜΡ8中，柵極與基準(zhǔn)電壓VREF連接，漏極與NMOS晶體管ΜΝ8的漏極連接。在NMOS晶體管ΜΝ8中，柵極與基準(zhǔn)電壓VREF連接，源極與電源電壓VSS連接。在PMOS晶體管ΜΡ7中，柵極與基準(zhǔn)電壓VREF連接，源極接地，漏極與NMOS晶體管麗7的漏極連接。在NMOS晶體管麗7中，柵極與PMOS晶體管ΜΡ8及NMOS晶體管麗8的漏極連接，源極與電源電壓VSS連接。在PMOS晶體管ΜΡ6中，柵極與PMOS晶體管ΜΡ7及匪OS晶體管麗7的漏極連接，源極接地，漏極與恒壓電路10的輸出晶體管ΜΝ5的柵極Ν03連接。
[0028]對(duì)第一實(shí)施方式的振蕩裝置100的恒壓電路10的動(dòng)作進(jìn)行說(shuō)明。
[0029]漏電流檢測(cè)電路30的漏電流監(jiān)測(cè)用PMOS晶體管MPLl由于柵極和源極接地，因此始終截止。此外，漏電流監(jiān)測(cè)用PMOS晶體管MPLI按照規(guī)定的漏電流量來(lái)適當(dāng)調(diào)整元件尺寸。規(guī)定的漏電流量是指如下條件:在高溫下的工作環(huán)境下或由于制造偏差而使MOS晶體管的閾值電壓低于規(guī)定值的情況下，在低電源電壓時(shí)，恒壓電路10的PMOS晶體管MPl的漏極與源極之間的電壓Vds變小，無(wú)法確保PMOS晶體管MP3的柵源間電壓Vgs。
[0030]在超過(guò)規(guī)定的漏電流的情況下，在漏電流監(jiān)測(cè)用PMOS晶體管MPLl中流過(guò)漏電流。在PMOS晶體管ΜΡ8中，由于柵極電位是基準(zhǔn)電壓VREF，因此，通過(guò)在漏電流監(jiān)測(cè)用PMOS晶體管MPLl中流過(guò)漏電流，能夠流過(guò)漏電流或恒流IREF中的較低一方的電流。
[0031]另一方面，在匪OS晶體管麗8中與在PMOS晶體管ΜΡ8中同樣地，柵極電位為基準(zhǔn)電壓VREF，源極電位為電源電壓VSS。即，由于PMOS晶體管ΜΡ8和匪OS晶體管麗8均導(dǎo)通，因此，電流驅(qū)動(dòng)能力高的一側(cè)的晶體管較強(qiáng)，向下一級(jí)的NMOS晶體管ΜΝ7的柵極進(jìn)行傳遞。在低電源電壓時(shí)，由于難以充分確保NMOS晶體管麗8的柵源間電壓Vgs，因此，PMOS晶體管ΜΡ8的電流驅(qū)動(dòng)能力較強(qiáng)，向下一級(jí)的NMOS晶體管ΜΝ7的柵極傳遞接地電位VDD。
[0032]另一方面，在PMOS晶體管ΜΡ7中，由于柵極電位為基準(zhǔn)電壓VREF，源極電位為接地電位VDD，因此，流過(guò)恒流IREF。即，PMOS晶體管ΜΡ7和匪OS晶體管麗7均導(dǎo)通，但在低電源電壓時(shí)，對(duì)元件尺寸進(jìn)行調(diào)整，使得匪OS晶體管麗7比PMOS晶體管MP7的電流驅(qū)動(dòng)能力高，由此，向下一級(jí)的PMOS晶體管MP6的柵極傳遞電源電壓VSS。
[0033]因此，當(dāng)在低電源電壓時(shí)超過(guò)規(guī)定的漏電流的情況下，PMOS晶體管MP6導(dǎo)通，輸出晶體管麗5的柵極電位N03為接地電位VDD，由于能夠確保輸出晶體管MN5的柵源間電壓Vgs而能夠使其導(dǎo)通，因此，VREG I = IVSS I ο
[0034]在不流過(guò)規(guī)定的漏電流的情況下，由于漏電流監(jiān)測(cè)用PMOS晶體管MPLl截止，因此，即使PMOS晶體管MP8導(dǎo)通，也無(wú)法使電流流過(guò)。在匪OS晶體管MN8中，由于源極電位為電源電壓VSS，因此，通過(guò)導(dǎo)通而向下一級(jí)的NMOS晶體管麗7的柵極傳遞電源電壓VSS。接下來(lái)，NMOS晶體管MN7由于柵極電位為電源電壓VSS而截止。PMOS晶體管MP7由于柵極電位為基準(zhǔn)電壓VREF，源極電位為接地電位VDD，所以導(dǎo)通，因此向下一級(jí)的PMOS晶體管MP6的柵極電位傳遞接地電位VDD。
[0035]因此，在不流過(guò)規(guī)定的漏電流的情況下，PMOS晶體管MP6截止，漏電流檢測(cè)電路30不工作，完全不對(duì)恒壓電路10的動(dòng)作造成影響。此外，在漏電流檢測(cè)電路30中，由于在不工作時(shí)沒(méi)有流過(guò)電流的路徑，因此，實(shí)現(xiàn)了本發(fā)明的恒壓電路10的消耗電流相比于以往的恒壓電路10完全沒(méi)有增加。
[0036]接下來(lái)，對(duì)本發(fā)明的第二實(shí)施方式的恒壓電路10進(jìn)行說(shuō)明。
[0037]圖3是示出第二實(shí)施方式的恒壓電路10的電路圖。恒壓電路10具備基準(zhǔn)電壓電路101、差動(dòng)放大電路102、輸出電路103以及漏電流檢測(cè)電路40。
[0038]漏電流檢測(cè)電路40連接于構(gòu)成恒流源的耗盡型NMOS晶體管MDl的源極電位即基準(zhǔn)電壓NO I與差動(dòng)放大電路102的輸出N03之間。圖4是示出漏電流檢測(cè)電路40的電路圖。
[0039 ] 漏電流檢測(cè)電路40由漏電流監(jiān)測(cè)用NMOS晶體管MNL1、PMOS晶體管MP12、MP9、MP1、MPlI以及NMOS晶體管MN9,MNlO、MN11構(gòu)成。在漏電流監(jiān)測(cè)用NMOS晶體管MNLl中，柵極和源極與電源電壓VSS連接，漏極與匪OS晶體管麗11的源極連接。在匪OS晶體管麗11中，柵極與基準(zhǔn)電壓NOl連接，漏極與PMOS晶體管MPlI的漏極連接。在PMOS晶體管MPl I中，柵極與基準(zhǔn)電壓NO I連接，源極接地。在NMOS晶體管MNl O中，柵極與基準(zhǔn)電壓NO I連接，源極與電源電壓VSS連接，漏極與PMOS晶體管MPlO的漏極連接。在PMOS晶體管MPlO中，柵極與PMOS晶體管MPll及匪OS晶體管MNl I的漏極連接，源極接地。在匪OS晶體管MN9中，柵極與PMOS晶體管MPlO及NMOS晶體管MNlO的漏極連接，源極與電源電壓VSS連接，漏極與PMOS晶體管MP9的漏極連接。在PMOS晶體管MP9中，柵極與PMOS晶體管MPlO及匪OS晶體管MNlO的漏極連接，源極接地。在PMOS晶體管MP12中，柵極與PMOS晶體管MP9及NMOS晶體管MN9的漏極連接，源極接地，漏極與恒壓電路1的輸出晶體管MN5的柵極N03連接。
[0040]對(duì)第二實(shí)施方式的振蕩裝置100的恒壓電路10的動(dòng)作進(jìn)行說(shuō)明。
[0041 ] 漏電流檢測(cè)電路40的漏電流監(jiān)測(cè)用匪OS晶體管MNLl由于柵極和源極與電源電壓VSS連接，因此始終截止。此外，漏電流監(jiān)測(cè)用匪OS晶體管MNLl按照規(guī)定的漏電流量對(duì)元件尺寸進(jìn)行適當(dāng)調(diào)整。規(guī)定的漏電流量是指如下條件:在高溫下的工作環(huán)境下或由于制造偏差而導(dǎo)致MOS晶體管的閾值電壓低于規(guī)定值的情況下，在低電源電壓時(shí)，在恒壓電路10的NMOS晶體管MN3中流過(guò)漏電流，由此，輸出晶體管MN5的柵極電位被拉向電源電壓VSS側(cè)。
[0042]在超過(guò)規(guī)定的漏電流的情況下，在漏電流監(jiān)測(cè)用匪OS晶體管麗LI中流過(guò)漏電流。在匪OS晶體管MNl I中，由于柵極電位為基準(zhǔn)電壓NO I，因此，在漏電流監(jiān)測(cè)用匪OS晶體管MNLl中流過(guò)漏電流，由此，能夠流過(guò)漏電流或恒流IREF中的較低一方的電流。
[0043]另一方面，在PMOS晶體管MPl I中與在NMOS晶體管麗11中同樣地，柵極電位為基準(zhǔn)電壓NO I，源極電位為接地電位VDD。即，由于匪OS晶體管MNl I和PMOS晶體管MP11均導(dǎo)通，因此，電流驅(qū)動(dòng)能力高的一側(cè)的晶體管較強(qiáng)，向下一級(jí)的PMOS晶體管MP1的柵極進(jìn)行傳遞。在低電源電壓時(shí)，由于難以充分確保PMOS晶體管MPll的柵源間電壓Vgs，因此，匪OS晶體管MNl I的電流驅(qū)動(dòng)能力較強(qiáng)，向下一級(jí)的PMOS晶體管MP1的柵極傳遞電源電壓VSS。
[0044]另一方面，在匪OS晶體管MNlO中，由于柵極電位為基準(zhǔn)電壓NO I，源極電位為電源電壓VSS，因此流過(guò)恒流IREF。即，NMOS晶體管麗10和PMOS晶體管MPlO均導(dǎo)通，但在低電源電壓時(shí)，對(duì)元件尺寸進(jìn)行調(diào)整，使得PMOS晶體管MPlO比NMOS晶體管MNlO的電流驅(qū)動(dòng)能力高，由此，向下一級(jí)的PMOS晶體管MP9和NMOS晶體管麗9的柵極電位傳遞接地電位VDD。而且，由于NMOS晶體管MN9導(dǎo)通，因此，向下一級(jí)的PMOS晶體管MP12的柵極電位傳遞電源電壓VSS。
[0045]因此，在低電源電壓時(shí)，在超過(guò)規(guī)定的漏電流的情況下，PMO S晶體管M P12導(dǎo)通，輸出晶體管MN5的柵極電位N03成為接地電位VDD，由于能夠確保輸出晶體管MN5的柵源間電壓Vgs而能夠使其導(dǎo)通，因此，VREG I = IVSS I ο
[0046]在不流過(guò)規(guī)定的漏電流的情況下，由于漏電流監(jiān)測(cè)用NMOS晶體管MNLl截止，因此，即使NMOS晶體管麗11導(dǎo)通，也無(wú)法使電流流過(guò)。在PMOS晶體管MPl I中，由于源極電位為接地電位VDD，因此，通過(guò)導(dǎo)通而向下一級(jí)的PMOS晶體管MP1的柵極電位傳遞接地電位VDD。接下來(lái)，PMOS晶體管MP1由于柵極電位為接地電位VDD，因此截止。NMOS晶體管麗1由于柵極電位為基準(zhǔn)電壓NOl，源極電位為電源電壓VSS，所以導(dǎo)通，因此向下一級(jí)的PMOS晶體管MP9和NMOS晶體管MN9的柵極電位傳遞電源電壓VSS。而且，PMOS晶體管MP9由于導(dǎo)通，因此，向下一級(jí)的PMOS晶體管MP12的柵極電位傳遞接地電位VDD。
[0047]因此，在不流過(guò)規(guī)定的漏電流的情況下，PMOS晶體管MP12截止，漏電流檢測(cè)電路40不工作，完全不對(duì)恒壓電路10的動(dòng)作造成影響。此外，在漏電流檢測(cè)電路40中，由于在不工作時(shí)沒(méi)有流過(guò)電流的路徑，因此，實(shí)現(xiàn)了本發(fā)明的恒壓電路10的消耗電流相比于以往的恒壓電路10完全沒(méi)有增加。
[0048]以上，對(duì)本發(fā)明的實(shí)施方式進(jìn)行了說(shuō)明，但本發(fā)明不限于這些實(shí)施方式或振蕩裝置，能夠在不脫離其主旨的范圍內(nèi)進(jìn)行各種方式的實(shí)施。
【主權(quán)項(xiàng)】
1.一種恒壓電路，其輸出用于驅(qū)動(dòng)具備石英振蕩電路的振蕩裝置的恒壓，該恒壓電路的特征在于， 所述恒壓電路具備: 基準(zhǔn)電壓電路，其根據(jù)恒流源的鏡像電流而輸出基準(zhǔn)電壓； 差動(dòng)放大電路，其輸入所述基準(zhǔn)電壓和基于所述恒壓的反饋電壓； 輸出晶體管，其根據(jù)所述差動(dòng)放大電路的輸出電壓而向所述丨旦壓電路的輸出端子輸出所述恒壓；以及 漏電流檢測(cè)電路，其設(shè)于所述基準(zhǔn)電壓電路的輸出端子與所述輸出晶體管的柵極之間，根據(jù)所述基準(zhǔn)電壓來(lái)檢測(cè)晶體管的漏電流， 所述漏電流檢測(cè)電路在檢測(cè)到所述漏電流超過(guò)規(guī)定值時(shí)，增大所述輸出晶體管的柵源間電壓。2.根據(jù)權(quán)利要求1所述的恒壓電路，其特征在于， 所述漏電流檢測(cè)電路具有漏電流監(jiān)測(cè)用PMOS晶體管、第一 PMOS晶體管、第一匪OS晶體管、第二 PMOS晶體管、第二 NMOS晶體管以及第三PMOS晶體管， 所述漏電流監(jiān)測(cè)用PMOS晶體管的柵極和源極接地，漏極與所述第一 PMOS晶體管的源極連接， 所述第一 PMOS晶體管的柵極與所述基準(zhǔn)電壓的輸出連接，漏極與所述第一 NMOS晶體管的漏極連接， 所述第一 NMOS晶體管的柵極與所述基準(zhǔn)電壓的輸出連接，源極與電源電壓連接， 所述第二 PMOS晶體管的柵極與所述基準(zhǔn)電壓的輸出連接，源極接地，漏極與所述第二NMOS晶體管的漏極連接， 所述第二匪OS晶體管的柵極與所述第一 PMOS晶體管及所述第一匪OS晶體管的漏極連接，源極與電源電壓連接， 所述第三PMOS晶體管的柵極與所述第二 PMOS晶體管及所述第二匪OS晶體管的漏極連接，源極接地，漏極與所述輸出晶體管的柵極連接。3.—種恒壓電路，其輸出用于驅(qū)動(dòng)具備石英振蕩電路的振蕩裝置的恒壓，該恒壓電路的特征在于， 所述恒壓電路具備: 基準(zhǔn)電壓電路，其根據(jù)恒流源的鏡像電流而輸出基準(zhǔn)電壓； 差動(dòng)放大電路，其輸入所述基準(zhǔn)電壓和基于所述恒壓的反饋電壓； 輸出晶體管，其根據(jù)所述差動(dòng)放大電路的輸出電壓而向所述丨旦壓電路的輸出端子輸出所述恒壓；以及 漏電流檢測(cè)電路，其設(shè)于所述恒流源的輸出端子與所述輸出晶體管的柵極之間，根據(jù)所述恒流源的輸出端子的電壓來(lái)檢測(cè)晶體管的漏電流， 所述漏電流檢測(cè)電路在檢測(cè)到所述漏電流超過(guò)規(guī)定值時(shí)，增大所述輸出晶體管的柵源間電壓。4.根據(jù)權(quán)利要求3所述的恒壓電路，其特征在于， 所述漏電流檢測(cè)電路具有漏電流監(jiān)測(cè)用匪OS晶體管、第三匪OS晶體管、第四PMOS晶體管、第四WOS晶體管、第五PMOS晶體管、第五匪OS晶體管、第六PMOS晶體管以及第七PMOS晶體管， 所述漏電流監(jiān)測(cè)用NMOS晶體管的柵極和源極與電源電壓連接，漏極與所述第三NMOS晶體管的源極連接， 所述第三NMOS晶體管的柵極與所述恒流源的源極連接，漏極與所述第四PMOS晶體管的漏極連接， 所述第四PMOS晶體管的柵極與所述恒流源的源極連接，源極接地， 所述第四NMOS晶體管的柵極與所述恒流源的源極連接，源極與電源電壓連接，漏極與所述第五PMOS晶體管的漏極連接， 所述第五PMOS晶體管的柵極與所述第三匪OS晶體管及所述第四PMOS晶體管的漏極連接，源極接地， 所述第五匪OS晶體管的柵極與所述第四匪OS晶體管及所述第五PMOS晶體管的漏極連接，源極與電源電壓連接，漏極與所述第六PMOS晶體管的漏極連接， 所述第六PMOS晶體管的柵極與所述第四NMOS晶體管及所述第五PMOS晶體管的漏極連接，源極接地， 所述第七PMOS晶體管的柵極與所述第五匪OS晶體管及所述第六PMOS晶體管的漏極連接，源極接地，漏極與所述輸出晶體管的柵極連接。5.一種振蕩裝置，其特征在于， 該振蕩裝置具備: 權(quán)利要求1?4中的任意一項(xiàng)所述的恒壓電路；以及 振蕩電路，其利用所述恒壓電路的電壓而被驅(qū)動(dòng)。
【文檔編號(hào)】H03H9/19GK105871354SQ201610076255
【公開(kāi)日】2016年8月17日
【申請(qǐng)日】2016年2月3日
【發(fā)明人】村田正哉, 見(jiàn)谷真, 渡邊考太郎
【申請(qǐng)人】精工半導(dǎo)體有限公司