一種結(jié)構(gòu)精簡的快速時鐘拉伸電路的制作方法
【專利摘要】本發(fā)明公開了一種結(jié)構(gòu)精簡的快速時鐘拉伸電路，該電路由相位時鐘生成模塊，時鐘同步選擇模塊以及控制模塊組成。相位時鐘模塊通過延時單元鏈獲得有不同相位的相位時鐘，控制模塊根據(jù)外部拉伸使能信號以及可配的拉伸尺度信號，產(chǎn)生控制信號，并對該控制信號進(jìn)行同步處理，以最終選擇目標(biāo)拉伸時鐘，實現(xiàn)在一個周期內(nèi)完成對系統(tǒng)時鐘的快速準(zhǔn)確拉伸。本發(fā)明電路結(jié)構(gòu)精簡，電路實現(xiàn)簡單，不需要復(fù)雜的門器件，面積和功耗代價較小，用一定的精度代價換取了面積代價，尤其適合基于在線時序監(jiān)測的自適應(yīng)電壓頻率調(diào)整電路使用。
【專利說明】
一種結(jié)構(gòu)精簡的快速時鐘拉伸電路
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及一種結(jié)構(gòu)精簡的快速時鐘拉伸電路，利用數(shù)字邏輯實現(xiàn)，屬于集成電路設(shè)計領(lǐng)域。
技術(shù)背景
[0002]近年來，集成電路(IntegratedCircuit，IC)持續(xù)發(fā)展，芯片中的晶體管數(shù)量按照摩爾定律持續(xù)增加，使得芯片功耗成為芯片設(shè)計中不可忽視的重要問題，因此各種低功耗技術(shù)應(yīng)運而生。
[0003]近些年，寬電壓(Wide voltage range)集成電路得到了廣泛關(guān)注，它通常涵蓋近/亞閾值區(qū)至常規(guī)電壓區(qū)，可以在較寬電壓范圍內(nèi)改變芯片的工作電壓，以便在滿足芯片不同負(fù)載下的高性能或高能效需求。然而，由于PVT(Process, Voltage ,Temperature)偏差的存在以及電路老化的問題，在電路設(shè)計中需要預(yù)留一定的時序余量使電路在最壞情況下能仍正常工作，造成了性能和功耗浪費，但這些不利時序偏差因素實際很難同時發(fā)生甚至根本不發(fā)生，因此這就造成所選擇的工作電壓過于保守，芯片的性能沒有達(dá)到最佳。
[0004]為了實現(xiàn)芯片的高性能或者高能效設(shè)計，通常會減少時序余量以讓芯片在更低電壓或者更高的頻率下運行，同時需要對關(guān)鍵路徑進(jìn)行時序監(jiān)測。以razor結(jié)構(gòu)為代表的電路是典型的在線時序監(jiān)測方法，將電壓降低到極限直至電路時序出錯，并利用原地恢復(fù)或者上層恢復(fù)機(jī)制來恢復(fù)芯片的正確工作狀態(tài)。這類監(jiān)控方法的監(jiān)控單元有兩個特點，一是，監(jiān)控時序工作情況，能有效的判斷某一個時鐘周期內(nèi)，電路的時序是否出現(xiàn)錯誤;二是，保留正確的時序結(jié)果，在時序出錯時需要實現(xiàn)糾錯功能，因此監(jiān)控單元需要保留正確的時序值。其結(jié)構(gòu)主要是由兩個時序單元組成:普通觸發(fā)器和影子鎖存器。在設(shè)計過程中，使用Razor監(jiān)控單元替換傳統(tǒng)的觸發(fā)器，即可完成電路的時序監(jiān)控及糾錯。當(dāng)電路時序正常時，監(jiān)控單元中的觸發(fā)器作用與傳統(tǒng)觸發(fā)器無異；當(dāng)電路時序出錯時，影子寄存器保存著正常時序結(jié)果，可以完成數(shù)據(jù)糾錯。
[0005]在線時序監(jiān)測方法即監(jiān)測電路的PVT，如果其發(fā)生變化，關(guān)鍵路徑延時增加，則會導(dǎo)致芯片數(shù)據(jù)出現(xiàn)錯誤，出現(xiàn)時序違約。由于芯片時序余量較小，為了保證芯片工作正常，需要實現(xiàn)立刻降頻操作，以提高時序余量，解決時序違約情況。傳統(tǒng)的降頻方法有:分頻操作和PLL配置。分頻的方法可以實現(xiàn)立即降頻，但是由于只能實現(xiàn)整數(shù)倍分頻(通常使用二分頻)，因此芯片頻率降低幅度較大，芯片工作性能降低也比較多；而使用PLL動態(tài)配置的方法雖然可以實現(xiàn)比較小的頻率調(diào)節(jié)，但是由于PLL調(diào)節(jié)需要穩(wěn)定時間，因此不適用于快速頻率調(diào)節(jié)。已公布的時鐘拉伸電路結(jié)構(gòu)復(fù)雜，通常由多個DLL(Delay_Locked Loop)實現(xiàn)多相位時鐘生成，延時相位控制比較精確，但面積開銷比較大，不適用于嵌入式低功耗芯片。

【發(fā)明內(nèi)容】

[0006]發(fā)明目的:
[0007]本發(fā)明針對采用PLL模塊設(shè)計的時鐘拉伸電路以及利用分頻實現(xiàn)時鐘降頻電路的缺點和不足，提供了一種響應(yīng)時間更快，拉伸尺度更細(xì)的時鐘拉伸電路。本發(fā)明在控制信號下對時鐘進(jìn)行拉伸，可以完成細(xì)粒度的頻率快速降低操作，能有效減小頻率調(diào)節(jié)模塊面積開銷，尤其適合在基于在線時序監(jiān)測的自適應(yīng)電壓頻率調(diào)整電路使用，當(dāng)出現(xiàn)電路時序違規(guī)時，即產(chǎn)生控制信號使時鐘拉伸，增加電路時序余量，從而避免電路工作出錯。
[0008]技術(shù)方案:
[0009]本發(fā)明所述的一種結(jié)構(gòu)精簡的快速時鐘拉伸電路，其特征在于包括:
[0010]相位時鐘生成模塊，利用系統(tǒng)時鐘產(chǎn)生N個具有不同相位的相位時鐘，N為大于I的整數(shù)；
[0011]控制模塊，在時鐘拉伸使能信號和時鐘拉伸尺度信號的作用下生成控制信號；
[0012]時鐘同步選擇模塊，響應(yīng)所述控制信號，從系統(tǒng)時鐘及N個相位時鐘中選擇目標(biāo)相位時鐘輸出，實現(xiàn)在單周期內(nèi)對系統(tǒng)時鐘拉伸。
[0013]優(yōu)選地，所述控制模塊包括一計數(shù)器電路，用于產(chǎn)生N+1位時鐘選擇控制信號ctrl[N:0]，決定目標(biāo)相位時鐘的選擇，在每個周期內(nèi)，只有一位時鐘選擇控制信號有效。
[0014]所述控制模塊包括一編碼器，當(dāng)編碼器檢測到時鐘拉伸使能信號由有效變?yōu)闊o效時，產(chǎn)生一門控時鐘控制信號，決定是否對目標(biāo)相位時鐘進(jìn)行門控一個周期后再輸出。
[0015]另一優(yōu)選地，所述時鐘同步選擇模塊包括N個D觸發(fā)器及若干門電路，最低位控制信號與系統(tǒng)時鐘通過與門進(jìn)行與操作，其余N位控制信號分別作為N個D觸發(fā)器的數(shù)據(jù)輸入信號，N個相位時鐘分別作為N個D觸發(fā)器的時鐘輸入信號，與對應(yīng)的控制信號進(jìn)行同步處理，N個D觸發(fā)器的數(shù)據(jù)輸出信號與其時鐘輸入信號分別通過與門進(jìn)行與操作后，將所有N+1個與門的輸出連接到一個具有N+1個輸入端口的或門，該或門的輸出即為拉伸時鐘。
[0016]有益效果:
[0017]本發(fā)明的結(jié)構(gòu)精簡的快速時鐘拉伸電路，主要采用N個延時單元獲取N個相位相互偏移的相位時鐘。能夠根據(jù)外部控制信號，實現(xiàn)快速準(zhǔn)確的時鐘拉伸。該方法相對于傳統(tǒng)其他的時鐘拉伸方法，包括使用分頻或者PLL配置的方法，不僅能在一個周期內(nèi)做到快速響應(yīng)，而且能夠做到對系統(tǒng)時鐘較為精細(xì)程度的拉伸，即時鐘頻率不會變化太大，保證芯片能在解決電路時序違約的情況下，芯片的性能不會有太大的損失，使電路的時序違約問題得到及時解決。同時，本發(fā)明對于電路功能的實現(xiàn)所需單元數(shù)目相比少，電路結(jié)構(gòu)精簡，電路實現(xiàn)簡單，不需要復(fù)雜的門器件，面積和功耗代價較小，用一定的精度代價換取了面積代價，尤其適合基于在線時序監(jiān)測的自適應(yīng)電壓頻率調(diào)整電路使用。
【附圖說明】
:
[0018]圖1為本發(fā)明的結(jié)構(gòu)框圖；
[0019]圖2為結(jié)構(gòu)精簡的快速時鐘拉伸電路圖；
[0020]圖3為結(jié)構(gòu)精簡的快速時鐘拉伸原理時序圖；
[0021 ]圖4為在TT工藝角，1.1V，25°C，拉伸尺度為10的elk的仿真波形圖；
[0022]圖5為在TT工藝角，I.1V，25°C，拉伸尺度為19的elk的仿真波形圖；
[0023]圖6為在TT工藝角，1.1V，25°C，拉伸尺度為37的elk的仿真波形圖
【具體實施方式】
[0024]下面結(jié)合附圖對本發(fā)明技術(shù)方案進(jìn)行詳細(xì)說明，但是本發(fā)明的保護(hù)范圍不局限于所述實施例。
[0025]如圖1所示，一種結(jié)構(gòu)精簡的快速時鐘拉伸電路，包括相位時鐘生成模塊，時鐘同步選擇模塊以及控制模塊。該電路的輸入信號為系統(tǒng)時鐘clk，復(fù)位信號rst，時鐘拉伸使能信號slow以及時鐘拉伸尺度信號step，輸出信號為拉伸之后的時鐘clk_out。在外部時鐘拉伸信號slow的作用下，根據(jù)可配置的時鐘拉伸尺度變量step，生成相應(yīng)的控制信號，從系統(tǒng)時鐘和相位時鐘生成模塊產(chǎn)生的時鐘中選擇目標(biāo)相位時鐘，實現(xiàn)在單周期內(nèi)對系統(tǒng)時鐘的拉伸。
[0026]相位時鐘生成模塊的輸入信號為系統(tǒng)時鐘elk，輸出信號為N個具有不同相位的相位時鐘cll^dlyhHcll^dlyi…clk_dlyN，連接到時鐘同步選擇模塊的輸入端。(? = 2，3...Ν-
Do
?0027] 控制模塊的輸入信號為系統(tǒng)時鐘elk，復(fù)位信號rst，時鐘拉伸尺度信號step，輸出信號連接到時鐘同步選擇模塊的輸入端，分別為N+1位的控制信號ctrl[N:0]以及門控時鐘信號 gate_clk。
[0028]時鐘同步選擇模塊的輸入信號為系統(tǒng)時鐘elk，復(fù)位信號rst，門控時鐘信號gate_elk，相位時鐘clk_dlyi(i = l，2...Ν)以及來自控制模塊的控制信號ctrl[N:0]，輸出為經(jīng)過拉伸的時鐘clk_out，實現(xiàn)在單周期內(nèi)，對系統(tǒng)時鐘的拉伸。
[0029]如圖2所示，相位時鐘生成模塊由N級延時單元串聯(lián)而成，組成延時鏈。該模塊以系統(tǒng)時鐘elk作為延時鏈的初始輸入信號，每一級延時單元對系統(tǒng)時鐘將產(chǎn)生一定的相位偏移，由此可獲取N+1個具有不同相位的相位時鐘，相鄰相位時鐘之間的延遲時間即為在當(dāng)前PVT環(huán)境下的I個延時單元的延遲時間。N的確定原則為:在芯片當(dāng)前工作環(huán)境下，通過相位時鐘生成模塊中的延時鏈的末端能獲得一個與系統(tǒng)時鐘相位差為2π的相位時鐘。
[0030]控制模塊根據(jù)外部輸入的拉伸使能信號slow以及拉伸尺度信號step產(chǎn)生控制信號，以決定時鐘的選擇。在拉伸使能信號slow的作用下，選擇是否對時鐘進(jìn)行拉伸。slow = 0時，模塊輸出為系統(tǒng)時鐘，slow= I時，模塊對系統(tǒng)時鐘進(jìn)行拉伸，輸出拉伸之后的時鐘clk_out?？刂颇K輸出信號為位寬為N+1的ctrl信號，在每個周期內(nèi)，只有一位為高電平，其余為低電平，其中電平為高的控制信號代表選擇對應(yīng)的相位時鐘。
[0031]控制模塊由計數(shù)器電路以及編碼器組成，編碼器電路通過檢測拉伸使能信號的下降沿，即拉伸使能信號由有效變?yōu)闊o效時，產(chǎn)生門控時鐘信號gate_clk，決定是否對輸出時鐘進(jìn)行門控。計數(shù)器電路以拉伸尺度信號step為步長在每周期內(nèi)累加一次產(chǎn)生唯一的高電平控制信號ctrl[S]，即代表選擇相位時鐘clk_dlyS，S = step*i(i = l ,2,3...)。若當(dāng)S大于N數(shù)值時，即表示所選的相位時鐘clk_dlyS與當(dāng)前主時鐘elk的相位大于2π，則需從clk_dlyl開始重新選擇相位時鐘。另外，此時需將控制信號ctrl[N:0]置為低電平，保持一個周期，在下一個周期置控制信號ctrl [M]為高電平，即選擇clk_dlyM，M= S-N。否則由于M小于S，即clk_dlyM的有效沿在clk_dlyS之前，將導(dǎo)致在clk_dlyM與clk_dlyS的有效沿之間，時鐘同步模塊中的ctrl_synM信號與clk_dlyS信號在一段時間內(nèi)會同時為高電平，表示同時選擇了兩個相位時鐘，造成功能錯誤。
[0032]由于上述控制模塊中的控制信號與對應(yīng)的相位時鐘信號為異步信號，在后續(xù)的時鐘選擇組合邏輯電路中可能產(chǎn)生毛刺，故需要進(jìn)行數(shù)據(jù)同步處理。即利用N個下降沿有效的D觸發(fā)器，將上述控制模塊中的控制信號(^1[11]與對應(yīng)的相位時鐘信號(^_(117義111dly2，clk_dlyl進(jìn)行同步處理，即第S位控制信號ctrl[S]作為第S個觸發(fā)器的數(shù)據(jù)端輸入信號，第S個相位時鐘clk_dlyS作為該觸發(fā)器的時鐘信號，輸出同步控制信號ctrl_syn[S]，以避免在時鐘選擇時產(chǎn)生毛刺(S=1，2-_N)。控制信號ctrl[0]不經(jīng)過同步處理，直接與系統(tǒng)時鐘elk進(jìn)行與操作。同步之后的信號ctrl_Syn[S]再與之前D觸發(fā)器的時鐘信號clk_dlyS進(jìn)行與操作(S = I，2...Ν)，將所有N+1個與門的輸出連接到一個具有Ν+1個輸入端口的或門，該或門的輸出即為拉伸時鐘。
[0033]由于本發(fā)明采用的相位時鐘生成模塊是由延時鏈組成，故在拉伸使能信號由有效變?yōu)闊o效時(本發(fā)明中為由I到O的變化)，控制模塊需要選擇是否對輸出時鐘進(jìn)行門控一個周期，即讓當(dāng)前時鐘輸出高電平一個周期，以避免產(chǎn)生不必要的毛刺或者短脈沖。在拉伸使能信號slow無效時，若當(dāng)前時鐘同步選擇模塊所選擇的相位時鐘與系統(tǒng)時鐘的相位差小于等于L則將門控時鐘信號gate_clk置為高電平，即表示對當(dāng)前輸出時鐘進(jìn)行門控一個周期;若當(dāng)前時鐘同步選擇模塊所選擇的相位時鐘與系統(tǒng)時鐘的相位差大于η，則將門控時鐘信號gate_clk置為低電平，即表示當(dāng)前輸出時鐘選擇系統(tǒng)時鐘，停止拉伸。
[0034]圖3所示，為一種結(jié)構(gòu)精簡的快速時鐘拉伸原理時序圖。時鐘拉伸的操作就是根據(jù)拉伸尺度的不同，選擇所需的目標(biāo)相位時鐘。
[0035]本發(fā)明中，拉伸后時鐘的周期由下式?jīng)Q定:
[0036]Tstretch — Tciriginal+ A t*Step
[0037]其中Tstretch為拉伸后的時鐘周期，TQriginai為時鐘拉伸前時的周期值，即為系統(tǒng)時鐘周期，At為一個延時單元在當(dāng)前電路環(huán)境下的延時，step為可配輸入變量，控制拉伸時鐘輸出周期。通過配置不同的step數(shù)值，可以實現(xiàn)對系統(tǒng)時鐘進(jìn)行不同程度的拉伸，例如當(dāng)step為10時，則拉伸之后的時鐘周期為:
[0038]Tstretch = Toriginal+ A t*10
[0039]本發(fā)明以拉伸尺度step為2為例進(jìn)行說明，在控制信號slow為低電平時，時鐘輸出clk_out輸出的為系統(tǒng)時鐘elk(如圖2中①所示)。當(dāng)拉伸使能信號slow有效時——即為高電平，開始對時鐘進(jìn)行拉伸。由于本發(fā)明電路中采用的觸發(fā)器均為下降沿有效，故在elk的下降沿到達(dá)時，將選擇clk_dly2。由于各相位時鐘和控制信號為異步信號，在時鐘選擇中可能產(chǎn)生不必要的毛刺，影響電路功能。故為了避免產(chǎn)生毛刺，我們將控制信號ctrl[2]與對應(yīng)的相位時鐘clk_dly2進(jìn)行同步處理，則在clk_dly2的下降沿到達(dá)后，才會選擇clk_dly2(如圖2中②所示)。同理，在elk的第二個下降沿到達(dá)后，經(jīng)過信號同步之后才會選擇相應(yīng)的相位時鐘clk_dly4(如圖2中③所示)，以此類推。在拉伸使能信號slow轉(zhuǎn)為低電平時，時鐘輸出應(yīng)停止對時鐘進(jìn)行拉伸，選擇系統(tǒng)時鐘。由于此時clk_out與elk的相位差未知，若在拉伸使能信號slow無效后直接選擇系統(tǒng)時鐘clk，可能產(chǎn)生毛刺或者時鐘壓縮。如本例所示，在時鐘拉伸結(jié)束后選擇系統(tǒng)時鐘，由于clk_dly4與elk相位差小于31，故出現(xiàn)了短脈沖(如圖2中④、⑤，即紅色虛線所示)，將影響電路正常工作。因此在這個時刻需對clk_out門控一個時鐘，即令gate_clk為高電平(如圖2中⑥所示)，輸出一個周期的高電平，在gate_clk為低電平時，輸出系統(tǒng)時鐘(如圖2中所⑦示)。
[0040]圖4所示，為在TT工藝角，1.1V，25°C環(huán)境下，拉伸尺度為10的仿真波形圖。當(dāng)拉伸信號slow有效時，在觸發(fā)器下降沿被采樣。從圖中可以看出輸出時鐘得到了拉伸，拉伸的周期為10個延時單元的延時之和，約為1/4個周期左右，響應(yīng)速度為一個周期內(nèi)。由于在拉伸使能信號Slow無效時，輸出時鐘選擇的相位時鐘與系統(tǒng)時鐘Clk相位差約為31，故為了避免在電路最后產(chǎn)生時鐘壓縮，對時鐘輸出采取門控一個時鐘，輸出一個周期的高電平。
[0041]圖5所示，為在TT工藝角，1.1V，25°C環(huán)境下，拉伸尺度為19的仿真波形圖。當(dāng)拉伸信號slow有效時，在觸發(fā)器下降沿被采樣。從圖中可以看出輸出時鐘得到了拉伸，拉伸的周期為19個延時單元的延時之和，約為1/2個周期左右，響應(yīng)速度為一個周期內(nèi)。由于在拉伸使能信號Slow無效時，輸出時鐘選擇的相位時鐘與系統(tǒng)時鐘Clk相位差約為31，故為了避免在電路最后產(chǎn)生時鐘壓縮，對時鐘輸出采取門控一個時鐘，輸出一個周期的高電平。
[0042]圖6所示，為在TT工藝角，1.1V，25°C環(huán)境下，拉伸尺度為37的仿真波形圖。當(dāng)拉伸信號slow有效時，在觸發(fā)器下降沿被采樣。從圖中可以看出輸出時鐘得到了拉伸，拉伸的周期為37個延時單元的延時之和，約為I個周期左右，響應(yīng)速度為一個周期內(nèi)。由于在拉伸使能信號s low無效時，輸出時鐘選擇的相位時鐘與系統(tǒng)時鐘elk相位差大于31，并不會產(chǎn)生時鐘壓縮的情況，因此該情況不需要對電路進(jìn)行門控。
【主權(quán)項】
1.一種結(jié)構(gòu)精簡的快速時鐘拉伸電路，其特征在于包括: 相位時鐘生成模塊，利用系統(tǒng)時鐘產(chǎn)生N個具有不同相位的相位時鐘，N為大于I的整數(shù)； 控制模塊，在時鐘拉伸使能信號和時鐘拉伸尺度信號的作用下生成控制信號； 時鐘同步選擇模塊，響應(yīng)所述控制信號，從系統(tǒng)時鐘及N個相位時鐘中選擇目標(biāo)相位時鐘輸出，實現(xiàn)在單周期內(nèi)對系統(tǒng)時鐘拉伸。2.根據(jù)權(quán)利要求1所述的結(jié)構(gòu)精簡的快速時鐘拉伸電路，其特征在于所述相位時鐘生成模塊由N級延時單元串聯(lián)而成。3.根據(jù)權(quán)利要求1所述的結(jié)構(gòu)精簡的快速時鐘拉伸電路，其特征在于所述控制模塊包括一計數(shù)器電路，用于產(chǎn)生N+1位時鐘選擇控制信號ctrl [N: O]，決定目標(biāo)相位時鐘的選擇，在每個周期內(nèi)，只有一位時鐘選擇控制信號有效。4.根據(jù)權(quán)利要求3所述的結(jié)構(gòu)精簡的快速時鐘拉伸電路，，其特征在于:時鐘拉伸使能信號有效時，所述計數(shù)器電路以時鐘拉伸尺度信號step為步長在每周期內(nèi)累加一次產(chǎn)生唯一有效的時鐘選擇控制信號ctrl [S]，用于選擇相應(yīng)的相位時鐘，S = step*i，i = l，2，3...，當(dāng)S大于N時，從相位時鐘生成模塊生成的最低相位時鐘開始重新選擇相位時鐘。5.根據(jù)權(quán)利要求1所述的基于PVTM的寬電壓時鐘拉伸電路，其特征在于:所述控制模塊包括一編碼器，當(dāng)編碼器檢測到時鐘拉伸使能信號由有效變?yōu)闊o效時，產(chǎn)生一門控時鐘控制信號，決定是否對目標(biāo)相位時鐘進(jìn)行門控一個周期后再輸出。6.根據(jù)權(quán)利要求1所述的結(jié)構(gòu)精簡的快速時鐘拉伸電路，其特征在于:所述時鐘同步選擇模塊包括N個D觸發(fā)器及若干門電路，最低位控制信號與系統(tǒng)時鐘通過與門進(jìn)行與操作，其余N位控制信號分別作為N個D觸發(fā)器的數(shù)據(jù)輸入信號，N個相位時鐘分別作為N個D觸發(fā)器的時鐘輸入信號，與對應(yīng)的控制信號進(jìn)行同步處理，N個D觸發(fā)器的數(shù)據(jù)輸出信號與其時鐘輸入信號分別通過與門進(jìn)行與操作后，將所有N+1個與門的輸出連接到一個具有N+1個輸入端口的或門，該或門的輸出即為拉伸時鐘。7.根據(jù)權(quán)利要求5所述的結(jié)構(gòu)精簡的快速時鐘拉伸電路，其特征在于:當(dāng)時鐘拉伸使能信號無效時，若當(dāng)前時鐘同步選擇模塊所選擇的相位時鐘與系統(tǒng)時鐘的相位差小于等于^則將門控時鐘控制信號置為有效，對當(dāng)前輸出時鐘進(jìn)行門控一個周期，之后停止時鐘拉伸，輸出系統(tǒng)時鐘;若當(dāng)前時鐘同步選擇模塊所選擇的相位時鐘與系統(tǒng)時鐘的相位差大于I則將門控時鐘控制信號置為無效，停止時鐘拉伸，輸出系統(tǒng)時鐘。8.根據(jù)權(quán)利要求1所述的結(jié)構(gòu)精簡的快速時鐘拉伸電路，其特征在于:N為相位時鐘生成模塊延時鏈中延時單元數(shù)目，其確定原則為:在芯片當(dāng)前工作環(huán)境下，通過相位時鐘生成模塊中的延時鏈的末端能獲得一個與系統(tǒng)時鐘相位差為2π的相位時鐘。
【文檔編號】H03K5/135GK105978539SQ201610321008
【公開日】2016年9月28日
【申請日】2016年5月16日
【發(fā)明人】單偉偉, 萬亮, 孫華芳
【申請人】東南大學(xué)