一種鏡像全加器電路的制作方法
【技術(shù)領(lǐng)域】
[0001] 本實用新型設(shè)及一種全加器。
【背景技術(shù)】
[0002] 全加器是數(shù)字集成電路設(shè)計中的常用模塊，其最常見的實現(xiàn)方式為靜態(tài)互補CMOS 及其對應的鏡像電路。該類全加器在進行求和運算時，一部分運算過程是重復的，全加器進 行求和的關(guān)鍵路徑的延遲特別大。
[0003] 對于CMOS結(jié)構(gòu)電路來說，如果設(shè)計的目的只是為求出一個邏輯結(jié)果，那么將公式 分離勢必會額外的增加CMOS電路器件使用量，但如果需要用給定的幾個信號同時求出兩 個或者多個結(jié)果時，有一部分器件可W共用，重復部分的器件增大了求和的關(guān)鍵路徑的延 遲。 【實用新型內(nèi)容】
[0004] 本實用新型目的是為了解決現(xiàn)有全加器電路采用的晶體管個數(shù)很多，導致關(guān)鍵路 徑上的延遲極大的問題，提供了一種鏡像全加器電路。
[0005] 本實用新型所述一種鏡像全加器電路，它包括進位電路和求和電路，
[0006] 進位電路包括第一進位電路和第二進位電路，第一進位電路和第二進位電路為鏡 像結(jié)構(gòu)；
[0007] 第一進位電路包括PM0S晶體管a、PM0S晶體管b和PM0S晶體管C，PM0S晶體管a 的柵極為G輸入端口，PM0S晶體管b的柵極為Ci輸入端口，PM0S晶體管C的柵極為P輸入 端口，PM0S晶體管a的漏極和PM0S晶體管C的漏極同時連接VCC，PM0S晶體管a的源極和 PM0S晶體管b的漏極相連接，PM0S晶體管b的源極和PM0S晶體管C的源極同時連接NCo 輸出端口；
[000引 第二進位電路包括NM0S晶體管tNM0S晶體管e和NM0S晶體管f，NM0S晶體管d 的柵極為Ci輸入端口，NM0S晶體管e的柵極為P輸入端口，NM0S晶體管f的柵極為G輸入 端口，NM0S晶體管d的漏極和NM0S晶體管f的漏極同時連接NCo輸出端口，NM0S晶體管d 的源極和NM0S晶體管e的漏極相連接，NM0S晶體管e的源極和NM0S晶體管f的源極同時 接地；
[0009] NM0S晶體管d的柵極和PM0S晶體管b的柵極相連接，NM0S晶體管d的漏極和PM0S 晶體管b的源極相連接，NM0S晶體管f的漏極和PM0S晶體管C的源極相連接，
[0010] 求和電路包括第一求和電路和第二求和電路，第一求和電路和第二求和電路為鏡 像結(jié)構(gòu)；
[0011] 第一求和電路包括PM0S晶體管g、PM0S晶體管h、PM0S晶體管i、PM0S晶體管j 和PM0S晶體管k，PM0S晶體管g的柵極為G輸入端口，PM0S晶體管h的柵極為Ci輸入端 口，PM0S晶體管i的柵極為P輸入端口，PM0S晶體管j的柵極連接NCo輸出端口，PM0S晶 體管k的柵極連接Ci輸入端口，PM0S晶體管g的漏極、PM0S晶體管h的漏極和PM0S晶體 管i的漏極同時連接VCC，PMOS晶體管g的源極、PMOS晶體管h的源極和PMOS晶體管j的 漏極同時相連接，PM0S晶體管i的源極連接PM0S晶體管k的漏極，PM0S晶體管j的源極連 接NS輸出端口，PMOS晶體管k的源極連接NS輸出端口；
[0012] 第二求和電路包括NM0S晶體管m、NM0S晶體管n、NM0S晶體管0、NM0S晶體管P 和NM0S晶體管q，醒0S晶體管m的柵極連接NCo輸出端口，NM0S晶體管n的柵極連接Ci 輸入端口，NM0S晶體管0的柵極連接P輸入端口，NM0S晶體管P的柵極連接Ci輸入端口， NM0S晶體管q的柵極連接G輸入端口，NM0S晶體管m的漏極連接NS輸出端口，NM0S晶體 管n的漏極連接NS輸出端口，NM0S晶體管m的源極、NM0S晶體管0的漏極和NM0S晶體管 P的漏極相連接，NM0S晶體管n的源極和NM0S晶體管q的漏極相連接，NM0S晶體管0的源 極、NM0S晶體管P的源極和NM0S晶體管q的源極同時接地；
[001引PMOS晶體管j的柵極和NM0S晶體管m的柵極相連接，PMOS晶體管j的源極和NM0S晶體管m的漏極相連接，PMOS晶體管k的源極和NM0S晶體管n的漏極相連接。
[0014] 本實用新型的優(yōu)點；本實用新型所述的一種鏡像全加器電路共用到了 24個晶體 管，和經(jīng)典的鏡像全加器電路晶體管個數(shù)一致，但由于和求和端直接連接的晶體管個數(shù)由6 個減少至4個，導致等效電阻阻值在同等工藝條件下可減少1/3,雖然P和G的計算需要一 定時間，但關(guān)鍵路徑上的延遲和改進前相比，在同等工藝條件下可縮減約16%。當采用此種 全加器作為加法器底層電路時，其所構(gòu)成的多位加法器關(guān)鍵路徑上的延遲也將大幅縮短。
【附圖說明】
[0015] 圖1是本實用新型所述一種鏡像全加器電路的結(jié)構(gòu)示意圖。
【具體實施方式】
【具體實施方式】 [0016] 一；下面結(jié)合圖1說明本實施方式，本實施方式所述一種鏡像全加 器電路，它包括進位電路1和求和電路2，
[0017] 進位電路1包括第一進位電路1-1和第二進位電路1-2,第一進位電路1-1和第二 進位電路1-2為鏡像結(jié)構(gòu)；
[001引第一進位電路1-1包括PMOS晶體管a、PM0S晶體管b和PMOS晶體管C，PMOS晶體 管a的柵極為G輸入端口，PMOS晶體管b的柵極為Ci輸入端口，PMOS晶體管C的柵極為P 輸入端口，PMOS晶體管a的漏極和PMOS晶體管C的漏極同時連接VCC，PMOS晶體管a的源 極和PMOS晶體管b的漏極相連接，PMOS晶體管b的源極和PMOS晶體管C的源極同時連接 NCo輸出端口；
[0019] 第二進位電路1-2包括NM0S晶體管cUNMOS晶體管e和NM0S晶體管f，NM0S晶體 管d的柵極為Ci輸入端口，NM0S晶體管e的柵極為P輸入端口，NM0S晶體管f的柵極為G 輸入端口，NM0S晶體管d的漏極和NM0S晶體管f的漏極同時連接NCo輸出端口，NM0S晶體 管d的源極和NM0S晶體管e的漏極相連接，NM0S晶體管e的源極和NM0S晶體管f的源極 同時接地；
[0020] NM0S晶體管d的柵極和PMOS晶體管b的柵極相連接，NM0S晶體管d的漏極和PMOS 晶體管b的源極相連接，NM0S晶體管f的漏極和PMOS晶體管C的源極相連接，
[0021] 求和電路2包括第一求和電路2-1和第二求和電路2-2,第一求和電路2-1和第二 求和電路2-2為鏡像結(jié)構(gòu)；
[0022] 第一求和電路2-1包括PMOS晶體管g、PMOS晶體管h、PMOS晶體管i、PMOS晶體 管j和PMOS晶體管k，PMOS晶體管g的柵極為G輸入端口，PMOS晶體管h的柵極為Ci輸 入端口，PMOS晶體管i的柵極為P輸入端口，PMOS晶體管j的柵極連接NCo輸出端口，PMOS 晶體管k的柵極連接Ci輸入端口，PMOS晶體管g的漏極、PMOS晶體管h的漏極和PMOS晶 體管i的漏極同時連接VCC，PMOS晶體管g的源極、PMOS晶體管h的源極和PMOS晶體管j 的漏極同時相連接，PMOS晶體管i的源極連接PMOS晶體管k的漏極，PMOS晶體管j的源極 連接NS輸出端口，PMOS晶體管k的源極連接NS輸出端口；
[0023] 第二求和電路2-2包括NM0S晶體管m、NM0S晶體管n、NM0S晶體管〇、NMOS晶體管 P和NM0S晶體管q，NM0S晶體管m的柵極連接NCo輸出端口，NM0S晶體管n的柵極連接Ci 輸入端口，NM0S晶體管0的柵極連接P輸入端口，NM0S晶體管P的柵極連接Ci輸入端口， NM0S晶體管q的柵極連接G輸入端口，NM0S晶體管m的漏極連接NS輸出端口，NM0S晶體 管n的漏極連接NS輸出端口，NM0S晶體管m的源極、NM0S晶體管0的漏極和NM0S晶體管 P的漏極相連接，NM0S晶體管n的源極和NM0S晶體管q的漏極相連接，NM0S晶體管0的源 極、NM0S晶體管P的源極和NM0S晶體管q的源極同時接地；
[0024] PMOS晶體管j的柵極和NM0S晶體管m的柵極相連接，PMOS晶體管j的源極和NM0S 晶體管m的漏極相連接，PMOS晶體管k的源極和NM0S晶體管n的漏極相連接。
[0025] 下面結(jié)合圖1說明本實用新型的工作原理：
[0026] 1、鏡像加法器邏輯關(guān)系的推導過程：
[0027]引入K，設(shè)其為A與B可W組合出的22^2= 16種相互不可替代邏輯式中的任意一 個。
[002引首先，由反向原理Co'（A，B，Ci) =Co(A'，B'，Ci'）可知，全加器電路進位輸出為Co或Co'時總電路具有差不多的關(guān)鍵路徑延時。當某位進位輸出為反時，只需要將下一位求 和輸入也取反，就能夠得到下一位正確的進位輸出，而求和輸入的取反并不在關(guān)鍵路徑內(nèi)。
[0029] 然后，根據(jù)偽CMOS的電路結(jié)構(gòu)，并根據(jù)關(guān)鍵路徑可知，由K、Ci最快產(chǎn)生Co(Co'） 的上下拉網(wǎng)絡(luò)公式分別為Ci與K的一次與和一次或，該能夠推斷出是不可能的；其次均為 關(guān)鍵路徑為兩個M0S管所對應的公式，S個信號時為上下拉網(wǎng)絡(luò)均為Ci與K先一次與（或） 再一次或（與），該是可能的，公式有六種，在反向原理之下不同種類有S種，分別為Co= G+PCi，Co= (Ci+G)P，Co=G+ZCi。
[0030] 推導過程：由反向原理可知推導時只需考慮求出Co的可能公式，Co'部分可直接 得出。對于前者，由全加器真值可知當Ci(Ci'）為0時，Co可W為1，當Ci(Ci'）為1時Co 可W為0,可知Co=KCi(Ci'）和Co=K+Ci(Ci'）不可能成立；對于后者，根據(jù)條件可W列 出兩種表達式，分別為(：〇 = 1(1+(：1仍'）1(2和(：〇=化1+(：1仍'））1(2，由表2-1易知當兩式取 Ci'時，式子不能成立。取Ci時，前式當Ci= 0時Ki=G，有當Ci= 1時Ki=P或Z。后 式當Ci= 1時馬二P，當Ci= 0時K1=G。
[0031] 表2-1WA、B為輸入的全加器真值表
[0032]
[0034] 由于Co=G+PCi，Co=G+ZCi具有差不多的響應速度，而P(P'）由下文可見是進 行進一步優(yōu)化不可少的結(jié)果，且用互補CMOS結(jié)構(gòu)實現(xiàn)Z比實現(xiàn)P要多用8個晶體管，Z比P 在求和部分時在器件使用量方面即便具有優(yōu)勢也不可能挽回該一劣勢，舍去該一公式。
[0035] 最后，引入鏡像原理：若H=町（例如H=ABC……，J=A+B+C+……），則H+KJ與 (H+K)J必然相等且可利用上下拉網(wǎng)絡(luò)結(jié)構(gòu)與公式的轉(zhuǎn)化關(guān)系直接轉(zhuǎn)化出一對鏡像電路。由 此可知Co=G+PCi，Co= (Ci+G)P為符合鏡像原理的一對表達式，由二者可轉(zhuǎn)化出一對鏡 像電路。其中P=A&B，G=A+B。
[0036] 根據(jù)上述表達式實現(xiàn)加法器進位電路。
[0037] 2、求和電路邏輯關(guān)系的推導過程：
[003引根據(jù)互補CMOS電路結(jié)構(gòu)與公式的轉(zhuǎn)化關(guān)系，可W知道至此已經(jīng)具有的信號為Ci、Co'、A、B、P、G、P'、G'（Ci、Co'、A、B、A'、B'、P、G)或者為Ci'、Co、A、B、P'、G'。
[0039] 不考慮信號的再次共用，對于公式來說即是求和采用一步公式求出的形式，來求 最少器件使用量的電路結(jié)構(gòu)。
[0040] 首先，同樣由互補CMOS電路結(jié)構(gòu)與公式的轉(zhuǎn)化關(guān)系可W知道，決定器件使用量的 有兩個部分；一部分是公式中信號的個數(shù)（重復按重數(shù)計算），器件使用量為個數(shù)乘W2 ; 另一部分為結(jié)果信號的取