專利名稱：具有自復(fù)位指針的動態(tài)鎖存接收器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明通常涉及在一般計(jì)算機(jī)和計(jì)算系統(tǒng)中數(shù)據(jù)信號的傳送和鎖存，特別是涉及具有一低電壓輸入的使用一自復(fù)位指針的動態(tài)鎖存接收器，其結(jié)果對于該鎖存狀態(tài)可獲得快速和穩(wěn)定的電壓轉(zhuǎn)換。
隨著計(jì)算機(jī)處理器性能的迅速改善，它不僅希望具有高密度的主存貯器，還希望具有高的數(shù)據(jù)速率。例如，隨著目前微處理器的系統(tǒng)時鐘速率不斷提高，在不增加存貯器體系的復(fù)雜性的情況下，為了避免等待狀態(tài)，就需要高帶寬DRAM，例如實(shí)施SRAM高速緩沖存貯器。預(yù)取結(jié)構(gòu)可有效地提高DRAM數(shù)據(jù)速率的脈沖頻率。例如，對于同步DRAM(SDRAM)引入“2b”預(yù)取結(jié)構(gòu)可將該數(shù)據(jù)速率提高到200％。很容易理解對于二倍數(shù)據(jù)速率SDRAM(DDR SDRAM)可使用“4b”預(yù)取結(jié)構(gòu)而使該數(shù)據(jù)速率提高到400％。對于Rambus DRAM(RDRAM)已經(jīng)使用了“8b”預(yù)取結(jié)構(gòu)，實(shí)現(xiàn)了數(shù)據(jù)速率提高到800％。
不論什么預(yù)取結(jié)構(gòu)，一頻率轉(zhuǎn)換需要例如在預(yù)取操作期間對存貯在相應(yīng)寄存器中的具有低速的一總線上的多個數(shù)據(jù)信號進(jìn)行多路復(fù)用，并且隨后按順序?qū)㈡i存的數(shù)據(jù)信號以高速讀到共享的總線上。這種頻率轉(zhuǎn)換的一個典型例子是包括有多個寄存器、輸入指針和輸出指針的先入先出(FIFO)電路。FIFO電路的關(guān)鍵設(shè)計(jì)要素是如何向帶有輸入指針的寄存器取出輸入數(shù)據(jù)和從帶有輸出指針的寄存器輸出該數(shù)據(jù)。因此，特別是在FIFO電路中，存在有設(shè)計(jì)在預(yù)取結(jié)構(gòu)中使用的指針的強(qiáng)烈和潛在的需求。


圖1(a)示出了提供有用來控制四個各自的鎖存電路20a、……、20d的四個輸入指針信號12a、……、12d的一靜態(tài)鎖存接收器設(shè)計(jì)結(jié)構(gòu)10。作為脈沖串模式，在單獨(dú)數(shù)據(jù)總線14上的脈沖串?dāng)?shù)據(jù)輸入信號14a、……、14d被串行地送入該靜態(tài)鎖存接收機(jī)10中。當(dāng)相應(yīng)的指針信號12a、……、12d有效(即，上升到邏輯1)時，該靜態(tài)鎖存接收器10取出該輸入數(shù)據(jù)。但是，如果該輸入與被鎖存電壓不相同，則它需要一輸入電平移位器，從而導(dǎo)使對速率的不良影響。通常，如下面所討論的那樣，靜態(tài)鎖存接收器比動態(tài)鎖存接收器速率要慢。
圖2(a)和2(b)示出了一動態(tài)鎖存接收器結(jié)構(gòu)30，它提供有與由圖1(a)和1(b)的靜態(tài)鎖存接收器結(jié)構(gòu)10所提供的功能相同的功能。如圖2(a)所示，該靜態(tài)鎖存接收器結(jié)構(gòu)30包括有響應(yīng)于用來鎖存來自單獨(dú)輸入線14的各個輸入數(shù)據(jù)信號14a、……、14d的各個指針信號32a、……、32b(圖2(b))的邊緣的鎖存裝置38a、……、38d。這種動態(tài)鎖存接收器結(jié)構(gòu)30提供了允許數(shù)據(jù)信號14的輸入具有的電壓低于鎖存電壓的優(yōu)點(diǎn)，因而它要比靜態(tài)鎖存接收器快。但是，如果當(dāng)指針信號有效時一數(shù)據(jù)輸入，即信號14a、……、14d被改變時，它需要脈沖寬度較小的指針信號。通常，整體地傳送一小脈沖指針信號是困難的，因?yàn)檫\(yùn)載這種整個小脈沖指針信號的布線將呈現(xiàn)RC低通濾波器效應(yīng)，這將嚴(yán)重的損害該信號。如象在一常規(guī)動態(tài)邏輯中那樣，在串行數(shù)據(jù)總線14上的信號輸入數(shù)據(jù)被存儲在相應(yīng)的鎖存節(jié)點(diǎn)38a、……、38d之前，預(yù)充電信號34a、……、34d預(yù)充電各自的鎖存節(jié)點(diǎn)38a、……38d。
因此非常希望提供一種能夠高速實(shí)施指針信號的改進(jìn)的電路結(jié)構(gòu)，能夠以一種簡單和有效的方式將在單一線上串行運(yùn)行的數(shù)據(jù)信號順序地動態(tài)鎖存到一個或多個鎖存器中。
本發(fā)明的一個目的是提供一種用來以一種方式鎖存脈沖串模式數(shù)據(jù)信號，從而避免全局指針傳送的低通濾波器效應(yīng)的動態(tài)鎖存接收器裝置和控制方法。
本發(fā)明的另一個目的是實(shí)施用來高速鎖存用來產(chǎn)生非重疊的“局部指針”的重疊的“全局指針”，以一簡單和有效的方式有序傳送在單一數(shù)據(jù)線上的脈沖串?dāng)?shù)據(jù)的動態(tài)鎖存接收器裝置和控制方法。
根據(jù)本發(fā)明的原理，所提供的一動態(tài)鎖存接收器裝置包括并行安置的用來順序鎖存在單一數(shù)據(jù)線上串行通信的數(shù)據(jù)信號的一系列數(shù)據(jù)鎖存裝置；用來產(chǎn)生一系列一個或多個第一指針信號的第一指針信號發(fā)生器；和與一用來接收相應(yīng)第一指針信號的鎖存裝置相關(guān)聯(lián)并產(chǎn)生一用來輸入到各自的鎖存裝置的各自的第二指針信號的脈沖轉(zhuǎn)換裝置。每一所述第二指針信號在一非重疊時序中產(chǎn)生用來與串行通信的數(shù)據(jù)信號相同步地觸發(fā)各自的每一數(shù)據(jù)信號的鎖存。
本發(fā)明的優(yōu)點(diǎn)是在實(shí)施動態(tài)RAM的計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)中適用于數(shù)據(jù)預(yù)取和鎖存應(yīng)用，并且能夠以例如800Mbits／sec(相應(yīng)于400MHZ雙數(shù)據(jù)速率脈沖串周期)或更高速率鎖存脈沖串?dāng)?shù)據(jù)。
本發(fā)明的裝置和方法的其它的特征、狀況和優(yōu)點(diǎn)在考慮了下面的說明、權(quán)利要求和附圖所作的介紹之后將變得更為清楚。
圖1(a)和1(b)示出了根據(jù)已有技術(shù)的使用局部指針的一靜態(tài)鎖存接收器結(jié)構(gòu)；圖2(a)和2(b)示出了根據(jù)已有技術(shù)的使用局部指針的一動態(tài)鎖存接收器結(jié)構(gòu)；圖3(a)示出了根據(jù)本發(fā)明的第一實(shí)施例的實(shí)施自復(fù)位局部地產(chǎn)生的指針信號的動態(tài)鎖存接收機(jī)結(jié)構(gòu)；圖3(b)示出了各個重疊全局指針信號和相應(yīng)局部產(chǎn)生的指針信號的時序關(guān)系；圖4(a)示出了根據(jù)本發(fā)明第二實(shí)施例的實(shí)施局部地自復(fù)位所產(chǎn)生的指針信號的動態(tài)鎖存接收器結(jié)構(gòu)；圖4(b)示出了用于觸發(fā)脈沖串?dāng)?shù)據(jù)傳送的各個重疊全局指針信號的時序關(guān)系。
本發(fā)明是一種在高速數(shù)字電路應(yīng)用中用于動態(tài)鎖存以一脈沖串模式傳送的數(shù)據(jù)的電路構(gòu)成和方法。圖3(a)示出了根據(jù)本發(fā)明第一實(shí)施例的動態(tài)鎖存接收器結(jié)構(gòu)100，它包括有響應(yīng)于各個局部指針信號132a、……、132b(圖3(b))的相應(yīng)邊緣用來鎖存各個來自信號輸入線14的輸入數(shù)據(jù)信號14a、……、14d的鎖存裝置138a、……、138d。特別地，該電路100使用局部地自復(fù)位以產(chǎn)生相應(yīng)的局部指針的被重疊的全局指針信號122a、……、122d?？扇芜x地，該自復(fù)位指針邏輯可與二個或多個鎖存器共享。如將要所述那樣，進(jìn)一步觀察圖3(b)，每一個局部產(chǎn)生的指針信號132a、……132d是小脈沖寬度的脈沖信號并且以非重疊、按順序的方式生成，從而克服了鎖存該輸入的錯誤狀態(tài)的問題。因此，這種使用重疊的全局指針信號122a、……、122d的設(shè)計(jì)排除了由于布線RC而導(dǎo)致的低通濾波器問題。
現(xiàn)在較詳細(xì)地說明所包括的作為是FET晶體管器件的級聯(lián)(疊層)連接的每一鎖存電路138a、……、138d的部分。為了示例性目的，以鎖存裝置138a(圖3(a))為例，每一鎖存裝置包括有第一PMOS(P-FET)器件141a，該器件具有與電源電壓145相連的第一端、用來接收預(yù)充電信號128a的柵極和與第二NMOS(N-FET)器件142a的第一端相連接的第三端。第二N-FET142a的柵極端接收用來觸發(fā)在相應(yīng)鎖存器138a處鎖存的數(shù)據(jù)的局部自復(fù)位指針信號132a，并且包括有與N-FET器件143a的第一端相連接的第三端，該N-FET器件143a是一具有用來接收低壓擺動脈沖串?dāng)?shù)據(jù)14的低閾值電壓器件(NMOS)。當(dāng)相應(yīng)的局部產(chǎn)生的指針，即132a變?yōu)楦唠娖綍r，該低壓擺動脈沖串?dāng)?shù)據(jù)14被取到相應(yīng)的鎖存電路，即138a中。該N-FET器件143a的第三端接地。如同在常規(guī)動態(tài)邏輯中一樣，在相應(yīng)局部指針132a、……、132d變?yōu)楦唠娖街?，信?28a、……、128d對每一被鎖存的節(jié)點(diǎn)進(jìn)行預(yù)充電。應(yīng)注意的是，不管輸入電壓擺動14，每一節(jié)點(diǎn)的預(yù)充電電平可以相同或不同。例如，雖然數(shù)據(jù)輸入14的電壓擺動可以在從0V至1V的范圍內(nèi)，但對于鎖存節(jié)點(diǎn)<14>來說該鎖存結(jié)果可以分別為1V、2V、3V或4V。如果該鎖存節(jié)點(diǎn)<14>是用于諸如數(shù)據(jù)、地址或檢驗(yàn)?zāi)Ｊ街惖牟煌康耐瑫r共享該輸入總線14時，該可變鎖存電壓是重要的。其余的每一鎖存電路138a、……、138d都包括有相同的電路。應(yīng)了解的是該第一實(shí)施例的接收器裝置可由多于四個鎖存器所組成，并且可以實(shí)施用于所需的8位、16位和32位信號的高速鎖存的應(yīng)用。
進(jìn)一步如圖3(a)所示，每一個局部指針信號132a、……、132d是由相應(yīng)的邏輯電路148a、……、148d所產(chǎn)生的，邏輯電路148a、……、148d的每一個都包括一例如“或非”門158a的邏輯門。特別地，該“或非”門的一輸入端接收全局指針信號并且第二輸入端接收延遲一定時間的全局指針信號。在圖3(a)所示的該實(shí)施例中，每一邏輯電路使用了根據(jù)設(shè)計(jì)所選擇的在每一輸入端串聯(lián)連的一個或多個反相器器件提供所需的時間延遲，并且決定相應(yīng)的所產(chǎn)生的局部指針信號的相應(yīng)脈沖寬度。該自復(fù)位動作是如下所述來完成的在該NOR門的第一輸入端，全局指針信號的邊緣觸發(fā)一相應(yīng)局部指針信號的上升沿(圖3(b)。由于在第二輸入端所連接的反相器串所導(dǎo)致的該全局指針信號的被延遲邊緣使得該“或非”門導(dǎo)致該相應(yīng)局部指針信號的復(fù)位(下降沿)。如所示那樣，為了提供局部指針信號自復(fù)位動作，出現(xiàn)奇數(shù)反相器是不可避免的。
因此雖然在每一各自的邏輯電路148a、……、148d的輸入處所提供的每一全局指針信號122a、……、122d在時間上是重疊的，但是如果適當(dāng)?shù)倪x擇反相器電路的構(gòu)成將能夠使相應(yīng)生成的局部指針信號在時間上不重疊。本技術(shù)領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)了解，為了完成局部指針自復(fù)位動作，在邏輯電路148a、……、148d中可以使用等效的數(shù)字邏輯而不會脫離本發(fā)明的范圍和精神。
圖4(a)示出了根據(jù)本發(fā)明的第二實(shí)施例的動態(tài)鎖存接收器結(jié)構(gòu)200，它包括有為了鎖存來自信號輸入線14的各個輸入數(shù)據(jù)信號14a、……、14d而響應(yīng)于各個全局指針信號158a、……、158d(圖4(b)的相應(yīng)邊緣的鎖存裝置168a、……、168d。詳細(xì)地說，在這個第二實(shí)施例中，每一各自的鎖存電路168a、……、168d是直接響應(yīng)于全局指針信號，而無須用于產(chǎn)生相應(yīng)的局部指針信號，現(xiàn)在詳細(xì)說明。詳細(xì)地說，包括作為是直接響應(yīng)于一相應(yīng)的全局指針信號158a、……、158d(圖4(b)的FET晶體管器件的級聯(lián)(疊層)連接的每一鎖存電路168a、……、168d的部分。為了示例性目的，以鎖存裝置168a(圖4(a))為例，每一鎖存裝置包括有第一PMOS(P-FET)器件161a，，該器件具有一連接到電源電壓155的第一端、一用來接收一預(yù)充電信號178a的柵極和一連接第二NMOS(N-FET)器件162a的第一端的第三端。如像這里所討論的，用于每一鎖存器<14>的電源電壓155可以相同或不同。第二N-FET162a的柵極端接收一指針信號158a1，并且包括有連接到N-FET器件163a的第一端的一第三端，該N-FET器件163a具有一用來接收用于觸發(fā)在相應(yīng)鎖存器168a中鎖存的數(shù)據(jù)的全局指針信號158a2的柵極。最好是，指針信號158a1和158a2由相應(yīng)的帶有在時間上被延遲的指針信號158a1并根據(jù)全局指針信號158a1反相的全局指針信號158a來產(chǎn)生。N-FET器件163a的第三端連接到最后NMOS(N-FET)器件164a的第一端，該器件164a是一具有接收脈沖串?dāng)?shù)據(jù)信號14的柵極端的低閾值電壓器件。當(dāng)相應(yīng)的整體指針158a上升時，在總線14上的低壓擺動數(shù)據(jù)被取到相應(yīng)的鎖存電路168a中，并且當(dāng)相應(yīng)局部延遲指針為低電平時被復(fù)位。N-FET器件164a的第三端接地。在該輸入數(shù)據(jù)以一常規(guī)動態(tài)邏輯傳送到該鎖存器之前，信號178a、……、178d對每一鎖存節(jié)點(diǎn)預(yù)充電。
進(jìn)一步詳細(xì)的說明，當(dāng)該指針信號158a(158a2)為高電平時，NFET163a被導(dǎo)通，但是，當(dāng)接收到通過使用邏輯反相器172a而被延遲和反相的指針信號158a1時則NFET162a被截止。只有當(dāng)NFET162a、163a均為導(dǎo)通的時間，數(shù)據(jù)輸入(即14a)才是有效的，其結(jié)果類似于根據(jù)圖3(a)所示的由該實(shí)施例所提供的特性。每一其余的鎖存電路168b、……、168d包含有相同的電路并進(jìn)行相同的操作。應(yīng)當(dāng)了解的是，第二實(shí)施例的接收器裝置可以包括多于四個的鎖存器，并且可實(shí)施8位、16位以至32位信號的所需要高速鎖存的應(yīng)用。
作為一可任選的特性，可適用于二個實(shí)施例的動態(tài)鎖存接收器，該指針信號脈沖寬度可由一延遲監(jiān)視器(未示出)來控制，它測量該時間去觸發(fā)一虛擬動態(tài)鎖存器(未示出)。
這種結(jié)構(gòu)簡單并且有效，有利于在高頻VLST設(shè)計(jì)和動態(tài)RAM結(jié)構(gòu)中用來預(yù)取數(shù)據(jù)，即使用了雙數(shù)據(jù)同步DRAM或Rambus DRAM。因此，例如本發(fā)明的動態(tài)鎖存接收器電路100和200可實(shí)施5nsec預(yù)取4位數(shù)據(jù)(相應(yīng)于200MHZ的時鐘速率)和可在實(shí)施諸如根據(jù)未決美國專利申請?zhí)?9／275567中所示和說明的動態(tài)RAM的計(jì)算機(jī)系統(tǒng)中實(shí)現(xiàn)用于預(yù)取數(shù)據(jù)，上述專利申請所披露的內(nèi)容作為參考而被結(jié)合。
雖然本發(fā)明的討論用于芯片設(shè)計(jì)，但是，在其中所使用的邏輯可用于系統(tǒng)，或者甚至用于軟件控制應(yīng)用。
盡管本發(fā)明是根據(jù)示例性和預(yù)成型的實(shí)施例作了詳細(xì)說明，但應(yīng)了解的是本技術(shù)領(lǐng)域的普通技術(shù)人員可對其在形式和細(xì)節(jié)上作出前述和其它的變化而不會違背僅由所附權(quán)利要求的范圍所限定的本發(fā)明的精神和范圍。
權(quán)利要求
1．一種動態(tài)鎖存接收器裝置，包括以并行方式安置的用來順序地鎖存在一單獨(dú)數(shù)據(jù)線上串行通信的數(shù)據(jù)信號的一系列數(shù)據(jù)鎖存裝置；第一指針信號發(fā)生器，用來產(chǎn)生一系列的一個或多個第一指針信號，所產(chǎn)生的系列中每一個第一指針信號相應(yīng)于一特定的鎖存裝置；和與一鎖存裝置關(guān)聯(lián)的脈沖反相器裝置，用來接收一相應(yīng)的第一指針信號并產(chǎn)生一用來輸入到各自鎖存裝置的一相應(yīng)第二指針信號，每一所述第二指針信號以一非重疊順序所產(chǎn)生，用來以與串行通信數(shù)據(jù)信號相同步地觸發(fā)每一數(shù)據(jù)信號的各自的鎖存。
2．如權(quán)利要求1的接收器裝置，其中每一所產(chǎn)生的第二指針信號是一比它的相應(yīng)第一指針信號的寬度要小的脈沖信號。
3．如權(quán)利要求1的接收器裝置，其中，系列中的每一所產(chǎn)生的第二指針信號在時間上與在先所產(chǎn)生的所述系列的第一指針信號相重疊。
4．如權(quán)利要求1的接收器裝置，其中一個或多個所述鎖存裝置鎖存不同電壓電平的數(shù)據(jù)。
5．如權(quán)利要求3的接收器裝置，其中所鎖存裝置進(jìn)一步包括第一FET晶體管器件，具有一用來接收一數(shù)據(jù)信號的柵極端，和第二端；和第二FET晶體管器件，具有一用來與所述數(shù)據(jù)信號的接收相同步地接收一相應(yīng)的第二指針信號的柵極端，和一與所述第一FET晶體管器件的第二端相連接的第二端。
6．如權(quán)利要求4的接收器裝置，其中所述鎖存裝置進(jìn)一步包括有第三FET晶體管器件，該器件具有用來在鎖存一相應(yīng)數(shù)據(jù)信號之前的接收一預(yù)充電信號的柵極端，和與所述第二FET晶體管器件的第三端相連接的第二端。
7．如權(quán)利要求4的接收器裝置，其中所述第一FET晶體管器件包括有一用來能夠?qū)哂斜缺绘i存電壓要低的電壓的數(shù)據(jù)信號鎖存的低閾值NMOS FET。
8．如權(quán)利要求1的接收器裝置，其中所述脈沖反相器裝置包括一具有接收第一極性的第一指針信號的第一輸入端并輸出所述第二指針信號的邏輯柵極；和同時接收所述第一指針信號并產(chǎn)生一在時間上被延遲并且相反極性輸入到所述邏輯柵極的第二輸入端的第一指針信號的裝置，所述邏輯柵極響應(yīng)于在所述第二輸入端上被延遲和被反相的指針信號用來復(fù)位所述第二指針信號。
9．如權(quán)利要求7的接收器裝置，其中所述邏輯柵極裝置包括有一“或非”門。
10．如權(quán)利要求7的接收器裝置，其中所述用于產(chǎn)生在時間上延遲并且相反極性的第一指針信號的裝置進(jìn)一步包括一個或多個串接的邏輯反相裝置。
11．如權(quán)利要求5的接收裝置，其中一用來對各自鎖存裝置預(yù)充電的相應(yīng)的預(yù)充電信號能夠在所希望的電壓電平上鎖存一相應(yīng)的數(shù)據(jù)信號而不管該數(shù)據(jù)信號輸入的電壓電平。
12．一種動態(tài)鎖存接收器裝置，包括以并行方式安置的用來順序地鎖存在一單獨(dú)數(shù)據(jù)線上串行通信的數(shù)據(jù)信號的一系列數(shù)據(jù)鎖存裝置；用來產(chǎn)生一系列一個或多個指針信號的指針信號發(fā)生器，所產(chǎn)生的系列中的每一個指針信號被輸入到相應(yīng)特定鎖存裝置的各個第一輸入端；和用來同時在時間上延遲各個所述指針信號以便在相應(yīng)鎖存裝置的第二輸入端處接收的裝置，其中在各個鎖存裝置的所述第一輸入端處的指針信號觸發(fā)在所述數(shù)據(jù)線上同步到達(dá)的一數(shù)據(jù)信號的各自鎖存，并且在所述第二輸入端所述延遲指針信號復(fù)位所述指針信號。
13．如權(quán)利要求12的接收器裝置，其中系列中的每一所產(chǎn)生的指針信號在時間上與在先所產(chǎn)生的所述系列的指針信號相重疊。
14．如權(quán)利要求12的接收器裝置，其中所述鎖存裝置進(jìn)一步包括第一FET晶體管器件，具有一用來接收一數(shù)據(jù)信號的柵極端，和第二端；第二FET晶體管器件，具有一用來與所述數(shù)據(jù)信號的接收相同步的接收一相應(yīng)指針信號的柵極端，一與所述第一FET晶體管器件的第二端相連接的第二端，和第三端；和第三FET晶體管器件，具有一用來接收所述延遲指針信號的柵極端和一與所述第二FET晶體管器件的第三端相連接的第二端。
15．如權(quán)利要求13的接收器裝置，其中所述鎖存裝置進(jìn)一步包括第四FET晶體管，具有一用來在鎖存一數(shù)據(jù)信號之前接收預(yù)充電信號的柵極端，和一與所述第三FET晶體管器件的第三端相連接的第二端。
16．如權(quán)利要求14的接收器裝置，其中所述第二FET晶體管和第三FET晶體管器件包括一NMOS FET。
17．如權(quán)利要求14的接收器裝置，其中所述第一FET晶體管器件包括一低閾值NMOS FET，用來鎖存一具有比鎖存電壓低的電壓的數(shù)據(jù)信號。
18．如權(quán)利要求11的接收裝置，其中用來同時地接收一相應(yīng)指針信號并且在時間上延遲所述指針信號的相應(yīng)于一特定鎖存裝置的裝置進(jìn)一步包括一個或多個串接的的邏輯裝置。
19．如權(quán)利要求14的接收裝置其中一用來預(yù)充電一各自鎖存裝置的相應(yīng)預(yù)充電信號能夠在所希望的電壓電平上鎖存一相應(yīng)的數(shù)據(jù)信號而不管該數(shù)據(jù)信號輸入的電壓電平。
20．一種用來順序地鎖存在一單獨(dú)數(shù)據(jù)線上串行通信的一系列輸入數(shù)據(jù)信號的方法，包括為了順序地鎖存所述數(shù)據(jù)信號提供一系列被安置的數(shù)據(jù)鎖存裝置；產(chǎn)生一系列一個或多個第一指針信號，系列中每一個所產(chǎn)生的第一指針信號相應(yīng)于一特定的鎖存裝置；和將每一個第一指針信號轉(zhuǎn)換為一相應(yīng)的各自第二指針信號以便輸入到各自的鎖存裝置中，每一所述第二指針信號以一非重疊序列方式產(chǎn)生，用來以與所述串行通信數(shù)據(jù)信號相同步地觸發(fā)每一數(shù)據(jù)信號的各自的鎖存。
21．如權(quán)利要求20的方法，其中每一個所產(chǎn)生的第二指針信號是一比它的相應(yīng)第一指針信號的脈沖寬度要小的脈沖信號。
22．如權(quán)利要求20的方法，其中所述產(chǎn)生步驟包括產(chǎn)生相重疊的指針信號，因此系列中的每一指針信號在時間上與所述系列的在先產(chǎn)生的指針信號相重疊。
23．如權(quán)利要求21的方法，其中所述轉(zhuǎn)換步驟包括提供一具有用來接收第一極性的相應(yīng)第一指針信號和用來輸出所述第二指針信號的第一輸入端的邏輯柵極；和為了在所述邏輯柵極的第二輸入端輸入而同時反相和在時間上延遲所述第一指針信號，為了復(fù)位所述第二指針信號在所述第二輸入端，所述邏輯柵極響應(yīng)于所述延遲和反相的第一指針信號。
24．如權(quán)利要求23的方法，進(jìn)一步包括有在鎖存一各自數(shù)據(jù)信號之前在相應(yīng)的鎖存裝置處輸入而產(chǎn)生一預(yù)充電信號的步驟，所述預(yù)充電信號能夠在所希望的電平上鎖存一相應(yīng)相應(yīng)的數(shù)據(jù)信號而不管通信時輸入的數(shù)據(jù)信號的電壓電平。
25．一種用來鎖存在一單獨(dú)數(shù)據(jù)線上串行通信的一系列輸入數(shù)據(jù)信號的方法，包括提供一系列并行安置的用來順序鎖存在一單獨(dú)數(shù)據(jù)線上串行通信的數(shù)據(jù)信號的數(shù)據(jù)鎖存裝置；產(chǎn)生一系列一個或多個指針信號，系列中每一個所產(chǎn)生的指針信號被輸入到一相應(yīng)數(shù)據(jù)鎖存裝置的各自的第一輸入端，用來觸發(fā)與在一所述數(shù)據(jù)線上同步到達(dá)的一數(shù)據(jù)信號的各自鎖存；和為了在一相關(guān)鎖存裝置的第二輸入端處接收而在時間上延遲所述指針信號，其中在所述第二輸入端處的所述延遲指針信號復(fù)位所述產(chǎn)生的指針信號。
全文摘要
一種動態(tài)鎖存接收器裝置包括一系列并行安置的用來順序鎖存在一單獨(dú)數(shù)據(jù)線上串行通信的數(shù)據(jù)信號的數(shù)據(jù)鎖存裝置。該裝置包括第一指針信號發(fā)生器,每一個所產(chǎn)生的第一指針信號相應(yīng)于一特定的鎖存裝置并且在時間上與在先產(chǎn)生的第一指針信號相重疊;和與鎖存裝置相關(guān)的脈沖反相器裝置,用來接收相應(yīng)的第一指針信號和產(chǎn)生各自的第二指針信號用來輸入到各自的鎖存裝置,每一第二指針信號以非重疊順序方式產(chǎn)生,用來以與串行通信數(shù)據(jù)信號相同步的方式觸發(fā)每一數(shù)據(jù)信號的各自的鎖存。
文檔編號H04L25/02GK1292530SQ0011794
公開日2001年4月25日 申請日期2000年3月30日 優(yōu)先權(quán)日1999年3月30日
發(fā)明者桐畑外志昭, 杰哈德·繆勒, 戴維·R·漢森 申請人:國際商業(yè)機(jī)器公司, 英芬能技術(shù)北美公司