專利名稱：Apon系統(tǒng)中媒體訪問控制接口數(shù)據(jù)的傳送方法及電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種媒體接入控制技術(shù)，更確切地說是涉及一種在ATM無源光網(wǎng)絡(luò)(PON)系統(tǒng)(APON)中，完成媒體訪問控制(MAC)信息傳送的方法及電路。特別適于在完成MAC信息傳送的專用集成電路(ASICAplicationSpecific Integrated Circuit)設(shè)計(jì)中使用。
現(xiàn)有的ATM無源光網(wǎng)絡(luò)系統(tǒng)的媒體訪問控制(MAC)接口實(shí)現(xiàn)方案，是利用中央處理器(CPU)通過通用微處理器接口(MPI)來讀寫MAC接口數(shù)據(jù)的，原有的接口只是簡單實(shí)現(xiàn)數(shù)據(jù)傳輸?shù)钠胀ń涌冢抑荒軡M足窄帶MAC的帶寬，其最大的缺點(diǎn)是無法滿足系統(tǒng)對速度及實(shí)時性的要求。APON作為共享媒體的接入網(wǎng)絡(luò)，需要采用媒體訪問控制(MAC)協(xié)議來協(xié)調(diào)各終端對媒體的讀寫與控制，隨著系統(tǒng)工作速度及工作頻率的提高，對于MAC數(shù)據(jù)實(shí)時性操作方面的要求也隨之提高。如在寬帶APON系統(tǒng)中，對MAC信息的實(shí)時性就有相當(dāng)高的要求，需要根據(jù)下行用戶數(shù)量實(shí)時性進(jìn)行系統(tǒng)帶寬的動態(tài)調(diào)整，如果還采用原有的CPU通過通用微處理器接口(MPI)的寫入方式，則無法滿足寬帶APON系統(tǒng)的這一需要，因而直接關(guān)系到APON系統(tǒng)的產(chǎn)品開發(fā)。

發(fā)明內(nèi)容
本發(fā)明的目的是設(shè)計(jì)一種APON系統(tǒng)中媒體訪問控制接口數(shù)據(jù)的傳送方法及電路，在MAC接口技術(shù)中，通過采用硬件及其硬件寫入方式來實(shí)現(xiàn)MAC接口數(shù)據(jù)的傳送、實(shí)現(xiàn)MAC信息的寫入讀出，以滿足系統(tǒng)對實(shí)時性方面越來越高的要求，特別適用于APON系統(tǒng)MAC接口的專用集成電路(ASIC)設(shè)計(jì)。
實(shí)現(xiàn)本發(fā)明目的的技術(shù)方案是這樣的，一種APON系統(tǒng)中媒體訪問控制接口數(shù)據(jù)的傳送方法，其特征在于至少設(shè)置一串/并轉(zhuǎn)換模塊和主、備隨機(jī)存取存儲器(RAMa、RAMb)，在輸入的數(shù)據(jù)使能信號(EnIn)有效時將串行數(shù)據(jù)(Din)轉(zhuǎn)換為片內(nèi)并行數(shù)據(jù)(Dout)，并根據(jù)串行數(shù)據(jù)的信元頭信號(SocIn)生成與并行數(shù)據(jù)的各位數(shù)據(jù)對應(yīng)的地址信號，將片內(nèi)并行數(shù)據(jù)寫入主或備隨機(jī)存取存儲器中，和在輸入的主或備隨機(jī)存取存儲器指示信號(RamRd)有效時，從主或備隨機(jī)存取存儲器的相應(yīng)地址中讀出媒體訪問控制(MAC)數(shù)據(jù)(RdDout)；將來自APON系統(tǒng)的最新媒體訪問控制(MAC)數(shù)據(jù)的優(yōu)先級設(shè)置為最高，采取在讀主隨機(jī)存取存儲器(RAMa)時寫備隨機(jī)存取存儲器(RAMb)，和在讀備隨機(jī)存取存儲器(RAMb)時寫主隨機(jī)存取存儲器(RAMa)的無縫更新媒體訪問控制(MAC)數(shù)據(jù)的方法。
還包括，由系統(tǒng)的中央控制單元通過通用微處理器接口寫入微時隙信元長度數(shù)據(jù)(Minislot_length)；根據(jù)輸入的數(shù)據(jù)使能信號(EnIn)和串行數(shù)據(jù)的信元頭信號(SocIn)生成信元長度數(shù)據(jù)信號(CellLength)；比較上述兩個長度數(shù)據(jù)信號，在比較不一致時向系統(tǒng)的中央控制單元輸出媒體訪問控制數(shù)據(jù)錯誤的信號和讀后清零信號，和在系統(tǒng)的中央控制單元讀后返回讀后清零寄存器信號將讀后清零寄存器清零，比較器輸出的媒體訪問控制數(shù)據(jù)錯誤的信號持續(xù)保持至下一次比較結(jié)果產(chǎn)生。
所述的串并轉(zhuǎn)換，還包括利用模8計(jì)數(shù)器輸出信號和信元長度數(shù)據(jù)信號進(jìn)行信元定界和產(chǎn)生所述的地址信號；所述的信元長度信號是由信元計(jì)數(shù)器根據(jù)輸入的數(shù)據(jù)使能信號(EnIn)和串行數(shù)據(jù)的信元頭信號(SocIn)計(jì)算生成的。
所述的在讀主隨機(jī)存取存儲器時寫備隨機(jī)存取存儲器，和在讀備隨機(jī)存取存儲器時寫主隨機(jī)存取存儲器進(jìn)一步包括在備隨機(jī)存取存儲器(RAMb)寫完成，同時又有新的媒體訪問控制(MAC)數(shù)據(jù)需要寫入時，寫沒有被讀操作的主隨機(jī)存取存儲器(RAMa)，和在主隨機(jī)存取存儲器(RAMa)讀時繼續(xù)重寫備隨機(jī)存取存儲器(RAMb)；在主隨機(jī)存取存儲器(RAMa)寫完成，同時又有新的媒體訪問控制(MAC)數(shù)據(jù)需要寫入時，寫沒有被讀操作的備隨機(jī)存取存儲器(RAMb)，和在備隨機(jī)存取存儲器(RAMb)正被讀數(shù)據(jù)時繼續(xù)重寫主隨機(jī)存取存儲器(RAMa)。
所述的在讀主隨機(jī)存取存儲器時寫備隨機(jī)存取存儲器，和在讀備隨機(jī)存取存儲器時寫主隨機(jī)存取存儲器進(jìn)一步包括完成讀備隨機(jī)存取存儲器(RAMb)后，又有讀媒體訪問控制(MAC)數(shù)據(jù)指令時，當(dāng)正在寫主隨機(jī)存取存儲器(RAMa)或者主隨機(jī)存取存儲器(RAMa)已經(jīng)被讀空時，繼續(xù)讀備隨機(jī)存取存儲器(RAMb)；完成讀主隨機(jī)存取存儲器(RAMa)后，又有讀媒體訪問控制(MAC)數(shù)據(jù)指令時，當(dāng)正在寫備隨機(jī)存取存儲器(RAMb)或者備隨機(jī)存取存儲器(RAMb)已經(jīng)被讀空時，繼續(xù)讀主隨機(jī)存取存儲器(RAMa)；在備隨機(jī)存取存儲器(RAMb)已經(jīng)寫滿一個微時隙(Minislot)的媒體訪問控制(MAC)數(shù)據(jù)且沒有重新再寫時，就讀備隨機(jī)存取存儲器(RAMb)。
實(shí)現(xiàn)本發(fā)明目的的技術(shù)方案還是這樣的，一種APON系統(tǒng)中媒體訪問控制接口電路，其特征在于至少包括一串/并轉(zhuǎn)換模塊、一隨機(jī)存取存儲器(RAM)讀/寫控制器和主隨機(jī)存取存儲器(RAMa)及備隨機(jī)存取存儲器(RAMb)；串/并轉(zhuǎn)換模塊在輸入數(shù)據(jù)使能信號(EnIn)有效時將輸入的串行數(shù)據(jù)(Din)轉(zhuǎn)換為片內(nèi)并行數(shù)據(jù)(Dout)，送主隨機(jī)存取存儲器(RAMa)或備隨機(jī)存取存儲器(RAMb)，串/并轉(zhuǎn)換模塊并利用串行數(shù)據(jù)的信元頭信號(SocIn)及輸入數(shù)據(jù)使能信號(EnIn)產(chǎn)生與并行數(shù)據(jù)的各位數(shù)據(jù)相對應(yīng)的片內(nèi)RAM寫地址信號(Addr)至隨機(jī)存取存儲器讀/寫控制器，由隨機(jī)存取存儲器讀/寫控制器根據(jù)片內(nèi)RAM寫地址信號(Addr)、片內(nèi)數(shù)據(jù)使能信號(EnOut)、外來的讀RAM指示信號(RamRD)生成讀主隨機(jī)存取存儲器(RAMa)或備隨機(jī)存取存儲器(RAMb)的地址及使能信號(Raddr、REn)，和寫主隨機(jī)存取存儲器(RAMa)或備隨機(jī)存取存儲器(RAMb)地址及使能信號(Waddr、WEn)，由主或備隨機(jī)存取存儲器(RAMa、RAMb))輸出讀出的媒體訪問控制(MAC)數(shù)據(jù)。
還包括一模8計(jì)數(shù)器和一信元計(jì)數(shù)器，分別與所述的串/并轉(zhuǎn)換模塊連接，信元計(jì)數(shù)器根據(jù)輸入數(shù)據(jù)使能信號(EnIn)和串行數(shù)據(jù)的信元頭信號(SocIn)計(jì)算生成片內(nèi)信元長度信號，控制所述的串/并轉(zhuǎn)換模塊，生成所述的片內(nèi)數(shù)據(jù)使能信號(EnOut)和將串行數(shù)據(jù)信號(Din)轉(zhuǎn)換成片內(nèi)8位并行數(shù)據(jù)信號(Dout)。
還包括一比較器、一媒體訪問控制(MAC)長度寄存器和一讀后清零寄存器；比較器一端連接根據(jù)輸入數(shù)據(jù)使能信號(EnIn)和串行數(shù)據(jù)的信元頭信號(SocIn)生成的片內(nèi)信元長度信號(CellLength)，比較器另一端連接由媒體訪問控制(MAC)長度寄存器輸出的微時隙信元長度信號(Minislot_length)，該微時隙信元長度信號(Minislot_length)是由所述系統(tǒng)的中央處理器通過通用微處理器接口寫入的；比較器在兩輸入端信號比較不一致時向系統(tǒng)的中央處理器及讀后清零寄存器輸出媒體訪問控制(MAC)錯誤信號(MacErr)，并由讀后清零寄存器向系統(tǒng)的中央處理器輸出讀后清零信號(MacErrReg)，和在系統(tǒng)的中央處理器讀后向讀后清零寄存器輸入中央處理器讀后清零信號(Clr)。
本發(fā)明通過采用主備隨機(jī)存取存儲器(RAM)，和采用數(shù)據(jù)單向流動方法來實(shí)現(xiàn)數(shù)據(jù)高速、實(shí)時地傳送，還通過增加檢錯與報錯機(jī)制以提高設(shè)計(jì)的完備性，同時，本發(fā)明為了節(jié)省芯片的管腳，還給出了在MAC接口芯片原有結(jié)構(gòu)基礎(chǔ)上，增加時鐘(ClkIn)、串行數(shù)據(jù)(Din)、數(shù)據(jù)使能信號(EnIn)和信元頭(SocIn)等4個管腳。
本發(fā)明的硬件MAC接口的技術(shù)方案、用主備RAM實(shí)現(xiàn)讀寫MAC數(shù)據(jù)的技術(shù)方案、無縫更新MAC信息的技術(shù)方案、讓數(shù)據(jù)單向流動來實(shí)現(xiàn)無縫更新MAC信息的技術(shù)方案，以及實(shí)現(xiàn)MAC接口檢錯和報錯功能的技術(shù)方案是本發(fā)明的技術(shù)關(guān)鍵。
本發(fā)明實(shí)現(xiàn)了在APON系統(tǒng)中高速有效地傳送MAC控制信息的功能，解決了APON系統(tǒng)中的實(shí)時控制問題。
為畫圖簡單起見，在

圖1時序中，假設(shè)MAC數(shù)據(jù)信元長度為8比特，并行數(shù)據(jù)寬度為2位(實(shí)際的并行數(shù)據(jù)寬度應(yīng)為8位，因此在圖2的接口結(jié)構(gòu)中，使用模8計(jì)數(shù)器來實(shí)現(xiàn)相應(yīng)的功能)。
如圖中所示，來自ASIC片外的輸入串行數(shù)據(jù)Din，在MAC接口內(nèi)部，首先根據(jù)片外送來的指示串行有效數(shù)據(jù)開始的串行數(shù)據(jù)的信元頭信號SocIn，和片外送來的數(shù)據(jù)使能信號EnIn完成串并轉(zhuǎn)換，成為2位片內(nèi)并行數(shù)據(jù)Dout，如ba、dc、fe、hg…所示，并根據(jù)片外送來的指示串行有效數(shù)據(jù)開始的串行數(shù)據(jù)的信元頭SocIn信號，生成與并行數(shù)據(jù)對應(yīng)的片內(nèi)RAM的寫地址Addr和片內(nèi)數(shù)據(jù)使能的有效指示信號EnOut，分別用作片內(nèi)寫主RAM與備RAM時的寫地址和寫使能信號。其中0地址對應(yīng)于輸出的第一個并行數(shù)據(jù)ba，1地址對應(yīng)于輸出的第二個并行數(shù)據(jù)dc，2地址對應(yīng)于輸出的第三個并行數(shù)據(jù)fe，3地址對應(yīng)于輸出的第四個并行數(shù)據(jù)hg，…。
從圖中還可以看到，根據(jù)片外送來的指示串行有效數(shù)據(jù)開始的串行數(shù)據(jù)的信元頭信號SocIn和片外送來的數(shù)據(jù)使能信號EnIn，在MAC接口內(nèi)部將產(chǎn)生信元長度數(shù)據(jù)信號，與通過通用微處理器接口(MPI)寫入寄存器里的信元長度數(shù)據(jù)信號進(jìn)行比較，如果輸入數(shù)據(jù)長度與SocIn信號或者EnIn信號不對應(yīng)，那么將產(chǎn)生輸入的MAC數(shù)據(jù)有錯誤的告警信號MacErr，和產(chǎn)生MacErr的讀后清(寄存器)0信號MacErrReg，而MacErr信號和MacErrReg信號，將送往系統(tǒng)的中央處理器(CPU)模塊，MAC接口則根據(jù)CPU送來的讀后清0信號Clr來清0。
結(jié)合參見圖2，是實(shí)現(xiàn)圖1波形的硬件原理性結(jié)構(gòu)。所設(shè)計(jì)的電路芯片2主要包括模8計(jì)數(shù)器(Module 8 Counter)21、串/并(S/P)轉(zhuǎn)換模塊22、RAM讀寫控制器(Read/Write Control)23、由兩個隨機(jī)存儲存貯器RAMa、RAMb組成的隨機(jī)存儲存貯器24、信元計(jì)數(shù)器(Cell Counter)25、比較器(Comparator)26、MAC長度寄存器(MAC Length register)27和讀后清0(Clear after Read)寄存器28。
圖中，片內(nèi)信號Addr、Enout、ClkOut、和Dout分別是由串/并轉(zhuǎn)模塊22產(chǎn)生的片內(nèi)RAM寫地址、片內(nèi)數(shù)據(jù)使能、片內(nèi)輸出時鐘、和片內(nèi)輸出并行數(shù)據(jù)。前兩個信號Addr、Enout送至RAM讀寫控制器23，后兩個信號ClkOut、Dout送至RAM24，其中ClkOut還送至RAM讀寫控制器23。片內(nèi)信號Raddr、WAddr、WEn、Ren分別是由RAM讀寫控制器23輸出的RAM讀地址，RAM寫地址，RAM寫使能，和RAM讀使能信號。RamRd是由片外送至RAM讀寫控制器23的讀RAM指示。RdDout是從RAM24讀出的MAC數(shù)據(jù)，送往系統(tǒng)中相應(yīng)的控制電路。
由CPU指定的微時隙(Minislot)信元長度數(shù)據(jù)儲存在MAC長度寄存器27中，MAC長度寄存器27輸出該微時隙長度信號(Minislot_length)至比較器26一端，信元計(jì)數(shù)器25根據(jù)SocIn和EnIn信號計(jì)算出的信元長度信號(CellLength)送至比較器26另一端，信元計(jì)數(shù)器25輸出的信元長度信號(CellLength)還送至串/并變換器22。上述電路模塊設(shè)計(jì)，主要完成兩大驗(yàn)證功能1.由EnIn信號指示的數(shù)據(jù)長度是否與由CPU指定的微時隙信元長度一致；2.信元計(jì)數(shù)器25根據(jù)送來的EnIn信號和SocIn信號來判斷EnIn信號的開始是否與SocIn信號一致。即當(dāng)檢測到SocIn信號有效時，檢測EnIn信號是否有效，如果EnIn信號無效，表示從片外送來的SocIn信號可能是毛刺或者是無效信號。
串/并轉(zhuǎn)換模塊22用于將串行數(shù)據(jù)Din轉(zhuǎn)換成8位并行數(shù)據(jù)，EnIn信號的作用是保證在有有效數(shù)據(jù)時進(jìn)行轉(zhuǎn)換，并在模8計(jì)數(shù)器21和信元計(jì)數(shù)器25的控制下進(jìn)行轉(zhuǎn)換，以保證串并轉(zhuǎn)換后的字節(jié)不錯位。同時，串/并轉(zhuǎn)換模塊22，利用串行數(shù)據(jù)Din的信元頭SocIn信號和EnIn信號產(chǎn)生對應(yīng)于數(shù)據(jù)的地址Addr，即與并行數(shù)據(jù)的第一個數(shù)據(jù)對應(yīng)的地址為0，與第二個數(shù)據(jù)對應(yīng)的地址為1，依此類推。
由于微時隙數(shù)據(jù)(Minislot)的長度是不確定的，而在信元定界和產(chǎn)生地址時又需要微時隙(Minislot)的長度，可以采用由軟件通過CPU接口將這個長度寫入芯片內(nèi)部的MAC長度寄存器27中的方式，也可通過SocIn和EnIn信號生成。為了確保送入的EnIn和SocIn信號的正確性，在設(shè)計(jì)中采用比較器26對由信元計(jì)數(shù)器25根據(jù)EnIn和SocIn信號生成的微時隙(Minislot)信元長度，與CPU通過通用微處理器接口(MPI)寫入的微時隙(MinislotZ)長度進(jìn)行比較，以保證寫入數(shù)據(jù)信號的正確性。
比較器26根據(jù)比較驗(yàn)證結(jié)果將產(chǎn)生MacErr信號和通過讀后清0寄存器28產(chǎn)生MacErrReg信號，如果驗(yàn)證結(jié)果正確，MacErr和MacErrReg信號均為“0”，如果驗(yàn)證結(jié)果錯位，則MacErr和MacErrReg信號均為“1”，MacErr信號將一直保持直到出現(xiàn)下次驗(yàn)證結(jié)果，而MacErrReg信號送給CPU接口，CPU讀后將輸出Clr信號對讀后清0寄存器28清0。
在MAC接口中，為了保證所讀出的RoDout數(shù)據(jù)為最新，采用了無縫更新MAC數(shù)據(jù)的設(shè)計(jì)，即對由APON系統(tǒng)送來的最新MAC數(shù)據(jù)設(shè)置最高優(yōu)先級，通過采用主備RAM，即RAMa、RAMb的方式來完成。RAM的長度保證在主RAM里面可以寫滿一個最大的微時隙(Minislot)信元，在備RAM里面也可以寫滿一個最大的微時隙(Minislot)信元。主備RAM讀寫控制邏輯的具體操作包括讀RAMa時則寫RAMb；讀RAMb時則寫RAMa。
如果RAMb寫完成，同時又有新的MAC數(shù)據(jù)需要寫入，在RAMa沒有被讀操作時就寫RAMa；在RAMa正在被讀數(shù)據(jù)時就繼續(xù)重新寫RAMb。類似地，如果RAMa寫完成，同時又有新的MAC數(shù)據(jù)需要寫入，在RAMb沒有被讀操作時就寫RAMb，在RAMb正在被讀數(shù)據(jù)時就繼續(xù)重新寫RAMa。
如果RAMb讀完成，同時系統(tǒng)又發(fā)讀MAC數(shù)據(jù)指令，在RAMa沒有被寫滿一個微時隙(Minislot)的MAC數(shù)據(jù)即正在寫RAMa時，或者RAMa已經(jīng)被讀空時，就繼續(xù)讀RAMb；如果RAMa已經(jīng)寫滿一個微時隙(Minislot)的MAC數(shù)據(jù)，而且沒有重新再寫，那么就讀RAMa。
類似地，如果RAMa讀完成，同時系統(tǒng)又發(fā)讀MAC數(shù)據(jù)指令，在RAMb沒有被寫滿一個微時隙(Minislot)信元的MAC數(shù)據(jù)，即正在寫RAMb或者RAMb已經(jīng)被讀空，那么就繼續(xù)讀RAMa；在RAMb已經(jīng)寫滿一個微時隙(Minislot)的MAC數(shù)據(jù)，而且沒有重新再寫時就讀RAMb。
本發(fā)明的技術(shù)方案經(jīng)在APON系統(tǒng)的相關(guān)產(chǎn)品中試用，證明完全能滿足系統(tǒng)功能及性能要求。
權(quán)利要求
1.一種APON系統(tǒng)中媒體訪問控制接口數(shù)據(jù)的傳送方法，其特征在于至少設(shè)置一串/并轉(zhuǎn)換模塊和主、備隨機(jī)存取存儲器(RAMa、RAMb)，在輸入的數(shù)據(jù)使能信號(EnIn)有效時將串行數(shù)據(jù)(Din)轉(zhuǎn)換為片內(nèi)并行數(shù)據(jù)(Dout)，并根據(jù)串行數(shù)據(jù)的信元頭信號(SocIn)生成與并行數(shù)據(jù)的各位數(shù)據(jù)對應(yīng)的地址信號，將片內(nèi)并行數(shù)據(jù)寫入主或備隨機(jī)存取存儲器中，和在輸入的主或備隨機(jī)存取存儲器指示信號(RamRd)有效時，從主或備隨機(jī)存取存儲器的相應(yīng)地址中讀出媒體訪問控制(MAC)數(shù)據(jù)(RdDout)；將來自APON系統(tǒng)的最新媒體訪問控制(MAC)數(shù)據(jù)的優(yōu)先級設(shè)置為最高，采取在讀主隨機(jī)存取存儲器(RAMa)時寫備隨機(jī)存取存儲器(RAMb)，和在讀備隨機(jī)存取存儲器(RAMb)時寫主隨機(jī)存取存儲器(RAMa)的無縫更新媒體訪問控制(MAC)數(shù)據(jù)的方法。
2.根據(jù)權(quán)利要求1所述的一種APON系統(tǒng)中媒體訪問控制接口數(shù)據(jù)的傳送方法，其特征在于還包括，由系統(tǒng)的中央控制單元通過通用微處理器接口寫入微時隙信元長度數(shù)據(jù)(Minislot_length)；根據(jù)輸入的數(shù)據(jù)使能信號(EnIn)和串行數(shù)據(jù)的信元頭信號(SocIn)生成信元長度數(shù)據(jù)信號(CellLength)；比較上述兩個長度數(shù)據(jù)信號，在比較不一致時向系統(tǒng)的中央控制單元輸出媒體訪問控制數(shù)據(jù)錯誤的信號和讀后清零信號，和在系統(tǒng)的中央控制單元讀后返回讀后清零寄存器信號將讀后清零寄存器清零，比較器輸出的媒體訪問控制數(shù)據(jù)錯誤的信號持續(xù)保持至下一次比較結(jié)果產(chǎn)生。
3.根據(jù)權(quán)利要求1所述的一種APON系統(tǒng)中媒體訪問控制接口數(shù)據(jù)的傳送方法，其特征在于所述的串并轉(zhuǎn)換，還包括利用模8計(jì)數(shù)器輸出信號和信元長度數(shù)據(jù)信號進(jìn)行信元定界和產(chǎn)生所述的地址信號；所述的信元長度信號是由信元計(jì)數(shù)器根據(jù)輸入的數(shù)據(jù)使能信號(EnIn)和串行數(shù)據(jù)的信元頭信號(SocIn)計(jì)算生成的。
4.根據(jù)權(quán)利要求1所述的一種APON系統(tǒng)中媒體訪問控制接口數(shù)據(jù)的傳送方法，其特征在于所述的在讀主隨機(jī)存取存儲器時寫備隨機(jī)存取存儲器，和在讀備隨機(jī)存取存儲器時寫主隨機(jī)存取存儲器進(jìn)一步包括在備隨機(jī)存取存儲器(RAMb)寫完成，同時又有新的媒體訪問控制(MAC)數(shù)據(jù)需要寫入時，寫沒有被讀操作的主隨機(jī)存取存儲器(RAMa)，和在主隨機(jī)存取存儲器(RAMa)讀時繼續(xù)重寫備隨機(jī)存取存儲器(RAMb)；在主隨機(jī)存取存儲器(RAMa)寫完成，同時又有新的媒體訪問控制(MAC)數(shù)據(jù)需要寫入時，寫沒有被讀操作的備隨機(jī)存取存儲器(RAMb)，和在備隨機(jī)存取存儲器(RAMb)正被讀數(shù)據(jù)時繼續(xù)重寫主隨機(jī)存取存儲器(RAMa)。
5.根據(jù)權(quán)利要求1所述的一種APON系統(tǒng)中媒體訪問控制接口數(shù)據(jù)的傳送方法，其特征在于所述的在讀主隨機(jī)存取存儲器時寫備隨機(jī)存取存儲器，和在讀備隨機(jī)存取存儲器時寫主隨機(jī)存取存儲器進(jìn)一步包括完成讀備隨機(jī)存取存儲器(RAMb)后，又有讀媒體訪問控制(MAC)數(shù)據(jù)指令時，當(dāng)正在寫主隨機(jī)存取存儲器(RAMa)或者主隨機(jī)存取存儲器(RAMa)已經(jīng)被讀空時，繼續(xù)讀備隨機(jī)存取存儲器(RAMb)；完成讀主隨機(jī)存取存儲器(RAMa)后，又有讀媒體訪問控制(MAC)數(shù)據(jù)指令時，當(dāng)正在寫備隨機(jī)存取存儲器(RAMb)或者備隨機(jī)存取存儲器(RAMb)已經(jīng)被讀空時，繼續(xù)讀主隨機(jī)存取存儲器(RAMa)；在備隨機(jī)存取存儲器(RAMb)已經(jīng)寫滿一個微時隙(Minislot)的媒體訪問控制(MAC)數(shù)據(jù)且沒有重新再寫時，就讀備隨機(jī)存取存儲器(RAMb)。
6.一種APON系統(tǒng)中媒體訪問控制接口電路，其特征在于至少包括一串/并轉(zhuǎn)換模塊、一隨機(jī)存取存儲器(RAM)讀/寫控制器和主隨機(jī)存取存儲器(RAMa)及備隨機(jī)存取存儲器(RAMb)；串/并轉(zhuǎn)換模塊在輸入數(shù)據(jù)使能信號(EnIn)有效時將輸入的串行數(shù)據(jù)(Din)轉(zhuǎn)換為片內(nèi)并行數(shù)據(jù)(Dout)，送主隨機(jī)存取存儲器(RAMa)或備隨機(jī)存取存儲器(RAMb)，串/并轉(zhuǎn)換模塊并利用串行數(shù)據(jù)的信元頭信號(SocIn)及輸入數(shù)據(jù)使能信號(EnIn)產(chǎn)生與并行數(shù)據(jù)的各位數(shù)據(jù)相對應(yīng)的片內(nèi)RAM寫地址信號(Addr)至隨機(jī)存取存儲器讀/寫控制器；由隨機(jī)存取存儲器讀/寫控制器根據(jù)片內(nèi)RAM寫地址信號(Addr)、片內(nèi)數(shù)據(jù)使能信號(EnOut)、外來的讀RAM指示信號(RamRD)生成讀主隨機(jī)存取存儲器(RAMa)或備隨機(jī)存取存儲器(RAMb)的地址及使能信號(Raddr、REn)，和寫主隨機(jī)存取存儲器(RAMa)或備隨機(jī)存取存儲器(RAMb)地址及使能信號(Waddr、WEn)，由主或備隨機(jī)存取存儲器(RAMa、RAMb))輸出讀出的媒體訪問控制(MAC)數(shù)據(jù)。
7.根據(jù)權(quán)利要求6所述的一種APON系統(tǒng)中媒體訪問控制接口電路，其特征在于還包括一模8計(jì)數(shù)器和一信元計(jì)數(shù)器，分別與所述的串/并轉(zhuǎn)換模塊連接，信元計(jì)數(shù)器根據(jù)輸入數(shù)據(jù)使能信號(EnIn)和串行數(shù)據(jù)的信元頭信號(SocIn)計(jì)算生成片內(nèi)信元長度信號，控制所述的串/并轉(zhuǎn)換模塊，生成所述的片內(nèi)數(shù)據(jù)使能信號(EnOut)和將串行數(shù)據(jù)信號(Din)轉(zhuǎn)換成片內(nèi)8位并行數(shù)據(jù)信號(Dout)。
8.根據(jù)權(quán)利要求6所述的一種APON系統(tǒng)中媒體訪問控制接口電路，其特征在于還包括一比較器、一媒體訪問控制(MAC)長度寄存器和一讀后清零寄存器；比較器一端連接根據(jù)輸入數(shù)據(jù)使能信號(EnIn)和串行數(shù)據(jù)的信元頭信號(SocIn)生成的片內(nèi)信元長度信號(CellLength)，比較器另一端連接由媒體訪問控制(MAC)長度寄存器輸出的微時隙信元長度信號(Minislot_length)，該微時隙信元長度信號(Minislot_length)是由所述系統(tǒng)的中央處理器通過通用微處理器接口寫入的；比較器在兩輸入端信號比較不一致時向系統(tǒng)的中央處理器及讀后清零寄存器輸出媒體訪問控制(MAC)錯誤信號(MacErr)，并由讀后清零寄存器向系統(tǒng)的中央處理器輸出讀后清零信號(MacErrReg)，和在系統(tǒng)的中央處理器讀后向讀后清零寄存器輸入中央處理器讀后清零信號(Clr)。
全文摘要
本發(fā)明涉及一種APON系統(tǒng)中媒體訪問控制(MAC)接口數(shù)據(jù)的傳送方法及電路，可滿足系統(tǒng)對速度及實(shí)時性方面的要求，特別適用于APON系統(tǒng)MAC接口的專用集成電路設(shè)計(jì)。電路包括串并轉(zhuǎn)換模塊、模8計(jì)數(shù)器、信元計(jì)數(shù)器、比較器、RAM讀寫控制器、MAC長度寄存器、讀后清0寄存器和主、備RAM。本發(fā)明采用硬件及其硬件寫入方式來實(shí)現(xiàn)MAC接口數(shù)據(jù)的高速、實(shí)時地傳送；利用主、備RAM實(shí)現(xiàn)讀寫MAC接口數(shù)據(jù)及其數(shù)據(jù)單向流動無縫更新MAC信息；還采取了MAC接口的檢錯和報錯技術(shù)。在輸入的數(shù)據(jù)使能信號有效時將串行數(shù)據(jù)轉(zhuǎn)換為片內(nèi)并行數(shù)據(jù)，并根據(jù)信元頭信號生成對應(yīng)的地址信號；將片內(nèi)并行數(shù)據(jù)寫入主或備RAM中，和在讀指示信號有效時，從主或備RAM中讀出MAC數(shù)據(jù)。
文檔編號H04L29/10GK1433161SQ02100028
公開日2003年7月30日 申請日期2002年1月8日 優(yōu)先權(quán)日2002年1月8日
發(fā)明者胡靈博 申請人:華為技術(shù)有限公司