專利名稱：通用的卷積編碼器和維特比譯碼器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于移動(dòng)通訊技術(shù)領(lǐng)域，尤其涉及通用的卷積編碼器和維特比譯碼器。
卷積編碼所對應(yīng)的譯碼算法很多，其中最有效、最實(shí)用的譯碼算法為最大似然譯碼，即維特比譯碼算法。傳統(tǒng)的維特比譯碼算法有兩種六七十年代提出的結(jié)尾維特比譯碼算法以及為克服維特比譯碼算法需要存儲(chǔ)量大的缺點(diǎn)而提出的截短維特比譯碼算法。由于WCDMA系統(tǒng)中卷積編碼適應(yīng)的業(yè)務(wù)速率從譯碼存儲(chǔ)量較小的8千比特/秒(kbps)的話音業(yè)務(wù)，到譯碼存儲(chǔ)量較大的更高速率的數(shù)據(jù)業(yè)務(wù)不等，故本發(fā)明重點(diǎn)對結(jié)尾和截短算法進(jìn)行研究。
在分別用軟件實(shí)現(xiàn)這兩種譯碼算法的過程中，發(fā)明人意識(shí)到，移動(dòng)通信系統(tǒng)之所以具有有目共睹的勃勃生機(jī)，正是由于其所能提供的多種多樣的、高質(zhì)量的業(yè)務(wù)。而若對不同的業(yè)務(wù)采用不同的譯碼算法和譯碼器結(jié)構(gòu)，在實(shí)際實(shí)現(xiàn)起來必然有諸多不便。倘若采用通用的卷積編碼器和軟判決維特比譯碼器結(jié)構(gòu)，針對不同的業(yè)務(wù)只需對譯碼器配置不同的參數(shù)，如幀長、碼率和譯碼約束長度及生成多項(xiàng)式，則對系統(tǒng)實(shí)現(xiàn)具有不同尋常的意義。
進(jìn)而，發(fā)明人又想到，能否在此基礎(chǔ)上設(shè)計(jì)一種更加通用的軟判決維特比譯碼器。即使譯碼器能適應(yīng)不同類型的信道環(huán)境，因?yàn)閷τ诓煌男诺拉h(huán)境，譯碼算法可能要做適當(dāng)?shù)恼{(diào)整。因此，本發(fā)明提出了一種幀長、碼率、約束長度、生成多項(xiàng)式和信道類型可選的通用的維特比譯碼器。以及與此相對應(yīng)，設(shè)計(jì)一種碼率、約束長度、生成多項(xiàng)式可便的通用的卷積編碼器。這一設(shè)計(jì)，將彌補(bǔ)目前移動(dòng)通信系統(tǒng)中特定的編譯碼器只能用于特定的業(yè)務(wù)的不足，只需從接口電路傳給譯碼器一些參數(shù)，即可實(shí)現(xiàn)對多種業(yè)務(wù)的編譯碼。
為了確認(rèn)本發(fā)明的新穎性和獨(dú)創(chuàng)性，發(fā)明人查閱了大量的資料，檢索了1985年到1999年各發(fā)明專利庫中的國內(nèi)和國際的相關(guān)專利。共檢索到幾十篇文章。發(fā)現(xiàn)，近期的專利或是對維特比譯碼器本身性能的改善，如申請?zhí)枮?8118015.9，公開號(hào)為CN_1208287A的發(fā)明“維特比譯碼器”中采用并行處理方式提高其譯碼速度；或是將其應(yīng)用于某一新的領(lǐng)域，如申請?zhí)枮?7122565.6，公開號(hào)為CN_1182985A的發(fā)明“利用維特比譯碼器測量比特差錯(cuò)率的裝置”。尚無一種“通用化的維特比譯碼器”的提法。隨后又在國家專利局檢索了上百篇相關(guān)文章，也未檢索到“通用維特比譯碼器”的設(shè)計(jì)思想。發(fā)明人又在互聯(lián)網(wǎng)網(wǎng)上查閱了多家通信器件生產(chǎn)廠商的產(chǎn)品手冊。如在通信行業(yè)享譽(yù)多年的美國高通(Qualcomm)公司以及韓國三星(Samsung)公司。發(fā)現(xiàn)，其雖有比較成熟的維特比譯碼器，如Qualcomm公司生產(chǎn)的約束長度＝7，3種碼率可選的Q1900型號(hào)的維特比譯碼器，但受其硬件平臺(tái)---特定用途集成電路(ASIC)芯片所限，其設(shè)計(jì)還遠(yuǎn)不夠靈活，其專用性還很強(qiáng)。本發(fā)明提出的這種新型的設(shè)計(jì)正是針對這一缺憾。本設(shè)計(jì)基于比較靈活的現(xiàn)場可編程門電路(FPGA)硬件平臺(tái)，其方便靈活的結(jié)構(gòu)和功能使得此種通用性設(shè)計(jì)成為可能。
即通過將其設(shè)計(jì)成碼率可變、約束長度可變，生成多項(xiàng)式可變的通用的卷積編碼器以及幀長可變、碼率可變、約束長度可變，生成多項(xiàng)式可變及信道類型可選的通用的軟判決維特比譯碼器，達(dá)到能夠?qū)⑵鋺?yīng)用于各個(gè)系統(tǒng)的目的。
本專利由兩部分構(gòu)成1.通用的卷積編碼器E1.1其結(jié)構(gòu)如

圖1所示。編碼器由移位寄存器組E1.1、組合邏輯電路I E1.2、組合邏輯電路IIE1.3及與非門組E1.4組成。
通用的卷積編碼器的輸入?yún)?shù)有三個(gè)，分別為碼率(P1.1)、約束長度(P1.2)及生成多項(xiàng)式(P1.3)。約束長度可依據(jù)實(shí)際系統(tǒng)取為任意值，一般取為該通用卷積編碼器所涵蓋的各卷積編碼器的約束長度的最大值(如在WCDMA系統(tǒng)中取為9)。在每一時(shí)刻，輸入信號(hào)向通用卷積編碼器輸入一比特?cái)?shù)據(jù)(I1.1)。同時(shí)移位寄存器組(E1.1)內(nèi)的各移位寄存器順次向右移位。輸入比特以及移位寄存器的輸出被送至組合邏輯電路I(E1.2)。同時(shí)輸入E1.2實(shí)體的還有碼率(P1.1)和生成多項(xiàng)式(P1.3)參數(shù)。其中碼率可為小于1的任何真分?jǐn)?shù)(如在WCDMA系統(tǒng)中通常為1/2和1/3)；生成多項(xiàng)式對應(yīng)卷積編碼器的抽頭。如果生成多項(xiàng)式對應(yīng)的二進(jìn)制矩陣元素為1，則卷積編碼器中的相應(yīng)移位寄存器(E1.1)的輸出端有抽頭；否則，移位寄存器的輸出端無抽頭。無抽頭在組合邏輯電路I(E1.2)中可以用高阻態(tài)來表示。由碼率和生成多項(xiàng)式確定組合邏輯電路I(E1.2)內(nèi)部的電路連接關(guān)系，產(chǎn)生相應(yīng)編碼器的輸出。如圖1中繪出了1/3碼率編碼器的輸出(O1.1)和1/2編碼器的輸出(O1.2)。組合邏輯電路II(E1.3)的作用在于，產(chǎn)生相應(yīng)編碼器輸出的使能信號(hào)，通過與非門組(E1.4)分別控制各個(gè)編碼器的輸出。本通用卷積編碼器的特征在于通過輸入碼率(一個(gè)或多個(gè))、約束長度(一個(gè)或多個(gè))、生成多項(xiàng)式(一個(gè)或多個(gè))這些參數(shù)可產(chǎn)生一個(gè)通用的卷積編碼器，即可以產(chǎn)生可選的多個(gè)卷積編碼器(如附圖1中1/2碼率卷積編碼器和1/3碼率卷積編碼器)的輸出。本通用卷積編碼器的意義在于，在實(shí)際通信系統(tǒng)(如WCDMA系統(tǒng))中，只需在發(fā)送端設(shè)置這樣一套通用的卷積編碼器，即可產(chǎn)生多種碼率的輸出。這樣將比傳統(tǒng)的具有多套卷積編碼器的系統(tǒng)大大節(jié)省了存儲(chǔ)量(由編碼器中的移位寄存器個(gè)數(shù)標(biāo)定)，更好地利用了資源，并具有更大的靈活性，可方便地進(jìn)行應(yīng)用的拓展。
2.通用的維特比譯碼器通用維特比譯碼器的設(shè)計(jì)原理如圖2所示。通用的維特比譯碼器的輸入?yún)?shù)共有五個(gè)幀長(P2.1)、碼率(P2.2)、約束長度(P2.3)生成多項(xiàng)式(P2.4)及信道類型選擇(P2.5)。幀長(P2.1)是一個(gè)必須的參數(shù)，用以控制譯碼算法之一的結(jié)尾維特比譯碼在何時(shí)輸出譯碼結(jié)果。此外，在譯碼器接口電路處設(shè)置一個(gè)門限比較電路，當(dāng)幀長低于某一門限時(shí)，采用結(jié)尾譯碼算法，當(dāng)幀長超過某一門限時(shí)，采用截短譯碼算法。該門限的設(shè)置要視硬件的可用隨機(jī)存取存儲(chǔ)器(RAM)空間而定。因?yàn)楫?dāng)幀長較短時(shí)，采用結(jié)尾譯碼很方便實(shí)用，誤碼率也比較理想；而對于幀長較長的系統(tǒng)或業(yè)務(wù)，為了克服結(jié)尾譯碼所需數(shù)據(jù)存儲(chǔ)空間較大的缺點(diǎn)，采用截短譯碼則更為可行。這種不同幀長對應(yīng)譯碼器內(nèi)部不同算法是本通用性設(shè)計(jì)的核心思想之一。碼率(P2.2)、約束長度(P2.3)及生成多項(xiàng)式(P2.4)與附圖1中編碼器的三個(gè)參數(shù)碼率(P1.2)、約束長度(P1.3)及生成多項(xiàng)式(P1.4)相對應(yīng)。信道類型選擇參數(shù)(P2.5)是一個(gè)比較特別的設(shè)計(jì)。因?yàn)獒槍Σ煌男诺拉h(huán)境，譯碼器內(nèi)部設(shè)計(jì)可能會(huì)有所不同。如對無線環(huán)境的高斯信道和瑞利(Rayleigh)信道，譯碼器的軟度量計(jì)算會(huì)有差別。對高斯信道，度量計(jì)算公式為λij＝xijyij，這里j為譯碼時(shí)刻，i為路徑分支上的比特號(hào)。xij∈{-1，+1}為路徑分支上的編碼比特，yij為接收到的碼符號(hào)。對Rayleigh信道，度量公式為λij＝aijxijyij，這里aij為時(shí)刻j時(shí)路徑分支上比特i的信道狀態(tài)信息。由此可知，若想維特比譯碼器能夠適應(yīng)高斯和Rayleigh兩種信道，則可將后一計(jì)算公式作為通用維特比譯碼器的軟度量計(jì)算公式。只需向譯碼器再傳一個(gè)信道狀態(tài)信息aij(在圖2中未畫出該輸入線)。若為高斯信道，則令aij＝1，若為Rayleigh信道，則aij為實(shí)際測得的信道狀態(tài)信息值。以上的五個(gè)參數(shù)共同輸入接口電路實(shí)體(E2.1)。其中的碼率參數(shù)(P2.2)、約束長度參數(shù)(P2.3)及生成多項(xiàng)式參數(shù)(P2.4)與附圖1類似，產(chǎn)生相應(yīng)的編碼器結(jié)構(gòu)(E2.2)。其編碼結(jié)果與參數(shù)幀長(P2.1)、碼率(P2.2)、約束長度(P2.3)及信道類型選擇(P2.5)一起，傳至維特比譯碼實(shí)體(E2.3)。從而實(shí)現(xiàn)幀長、碼率、約束長度、生成多項(xiàng)式及信道類型可變的通用維特比譯碼。此種通用維特比譯碼器的特性在于通過輸入幀長、碼率、約束長度、生成多項(xiàng)式和信道類型選擇五個(gè)參數(shù)可產(chǎn)生一個(gè)上述五個(gè)參數(shù)可變的通用的維特比譯碼。
圖3、4、5為通用維特比譯碼器的各部分的結(jié)構(gòu)原理圖。圖3為軟判決維特比譯碼器的內(nèi)部結(jié)構(gòu)框圖；圖4為譯碼器內(nèi)部加比選(ACS)單元電路結(jié)構(gòu)；圖5為譯碼器內(nèi)部的通用分支度量單元電路結(jié)構(gòu)。
維特比譯碼器的內(nèi)部結(jié)構(gòu)圖如圖3所示。該圖為基于FPGA硬件平臺(tái)的軟判決Viterbi譯碼器的結(jié)構(gòu)圖?；疑尘爸械牟糠謱儆诰S特比譯碼器的內(nèi)部結(jié)構(gòu)，其余為譯碼器外部的一些總線及引腳信號(hào)。譯碼器內(nèi)部按照功能的不同分為六個(gè)模塊分支度量單元(E3.1.1至E3.1.4)、加比選單元(E3.2.1至E3.2.4)、路徑度量存儲(chǔ)器單元(E3.3)、路徑存儲(chǔ)器單元(E3.4)、回溯輸出單元(E3.5)和譯碼器控制單元(E3.6)。其中加比選單元與路徑度量單元及路徑存儲(chǔ)器單元相連接。其工作原理是在某一時(shí)刻(n時(shí)刻)，軟判決數(shù)據(jù)(I3.1)在譯碼器控制單元(E3.6)的控制下從數(shù)據(jù)總線(B3.1)傳入維特比譯碼器。在譯碼器內(nèi)部首先進(jìn)行分支度量計(jì)算(E3.1.1至E3.1.4)，即計(jì)算接收到的軟數(shù)據(jù)與當(dāng)前狀態(tài)的所有分支的漢明距離/軟距離度量，并將度量計(jì)算結(jié)果送入鎖存器進(jìn)行鎖存。假定前一時(shí)刻(n-1時(shí)刻)的路徑度量值已經(jīng)在路徑度量存儲(chǔ)器(E3.3)中被存儲(chǔ)下來，則在當(dāng)前時(shí)刻n，加比選單元(E3.2)首先從路徑度量存儲(chǔ)器(E3.3)中將路徑度量值讀出，然后在內(nèi)部進(jìn)行路徑度量值與分支度量值的累加、上下兩個(gè)新的路徑度量值的比較和幸存路徑的存儲(chǔ)。具體的操作是，加比選單元(E3.2.1至E3.2.4)首先從路徑度量存儲(chǔ)器(E3.3)讀出與當(dāng)前狀態(tài)相聯(lián)系的前一級(jí)的上、下兩個(gè)狀態(tài)(分別對應(yīng)上、下兩條路徑和上、下兩個(gè)分支)上存儲(chǔ)的路徑度量值，然后將這兩個(gè)路徑度量值分別與上、下兩個(gè)分支上計(jì)算出來的分支度量值(由E3.1.1至E3.1.4的鎖存器獲得)進(jìn)行累加，從而獲得信道上、下兩條新的路徑度量值。比較這兩個(gè)新的路徑度量值，選出其中一個(gè)具有較小度量值的路徑進(jìn)行存儲(chǔ)，即將比較的結(jié)果寫入路徑度量存儲(chǔ)器(E3.3)中進(jìn)行路徑度量值的刷新。加比選單元(E3.2)輸出的另一結(jié)果—幸存路徑信息—被寫入路徑存儲(chǔ)器(E3.4)，為節(jié)省存儲(chǔ)空間，一般存儲(chǔ)幸存路徑的相對指針。如果當(dāng)前狀態(tài)的幸存路徑來自于上路徑，則路徑存儲(chǔ)器(E3.4)內(nèi)的值存為0；否則，如果狀態(tài)的幸存路徑來自于下路徑，則路徑存儲(chǔ)器(E3.4)內(nèi)的值存為1。在一幀數(shù)據(jù)全部輸入完畢時(shí)，在譯碼器控制單元(E3.6)的控制下開始由回溯輸出單元(E3.5)回溯輸出譯碼結(jié)果(O3.1)?；厮葺敵鰡卧?E3.5)對路徑存儲(chǔ)器(E3.4)中存儲(chǔ)的路徑信息進(jìn)行回溯操作，得到并存儲(chǔ)相應(yīng)的譯碼結(jié)果，在譯碼器控制單元(E3.6)的控制下將譯碼結(jié)果(O3.1)輸出到譯碼器外部的數(shù)據(jù)總線上(B3.1)。譯碼器控制單元(E3.6)負(fù)責(zé)整個(gè)譯碼過程的時(shí)序控制及產(chǎn)生各種讀寫使能信號(hào)。在數(shù)據(jù)輸入到分支度量單元(E3.1.1至E3.1.4)的過程中負(fù)責(zé)一次輸入幾個(gè)軟數(shù)據(jù)(由碼率(P3.2)決定，若為1/2碼率，則一次輸入2個(gè)軟數(shù)據(jù)；若為1/3碼率，則一次輸入3個(gè)軟數(shù)據(jù))。一次輸入的若干個(gè)軟數(shù)據(jù)在FPGA內(nèi)部做分支度量及加比選處理，并把一些中間結(jié)果送入片內(nèi)路徑度量存儲(chǔ)器及路徑存儲(chǔ)器或通過譯碼器控制單元送入片外存儲(chǔ)器。讀控制信號(hào)(C3.3)/寫控制信號(hào)(C3.4)及地址總線信號(hào)(B3.2)共同控制選通片外存儲(chǔ)器的某一段地址空間。當(dāng)完成一幀數(shù)據(jù)的路徑度量及幸存路徑存儲(chǔ)后，由譯碼器控制單元(E3.6)產(chǎn)生回溯輸出使能信號(hào)，使回溯輸出單元(E3.5)進(jìn)入工作狀態(tài)。
在圖3中，幀長(P3.1)、碼率(P3.2)、約束長度(P3.3)、信道類型(P3.5)分別與圖1和圖2中的相應(yīng)參數(shù)對應(yīng)。
對圖3的通用維特比譯碼器還需做如下說明1.加比選單元數(shù)的確定這是譯碼器的主要模塊之一，完成路徑度量值的累加、比較、選擇等操作。譯碼器的內(nèi)部運(yùn)算速度主要由它來決定。
作為示例，此處只畫出了四個(gè)加比選單元。實(shí)際實(shí)現(xiàn)時(shí)，為了提高譯碼速率，應(yīng)盡量增加并行執(zhí)行的加比選單元的個(gè)數(shù)，同時(shí)分支度量單元的個(gè)數(shù)也應(yīng)相應(yīng)增加，以滿足高速譯碼的要求。2.片內(nèi)RAM的使用及片外RAM的擴(kuò)展維特比譯碼的主要存儲(chǔ)量集中在路徑度量存儲(chǔ)及幸存路徑的存儲(chǔ)。其中幸存路徑所占的存儲(chǔ)空間較大。由于FPGA芯片片內(nèi)RAM容量有限，因此其所能支持的最高業(yè)務(wù)速率也有限。對于更高速率的業(yè)務(wù)，則需要把路徑信息及其他信息存儲(chǔ)在片外的RAM。至于擴(kuò)展的片外RAM的容量，則視該譯碼器需處理多高速率業(yè)務(wù)的譯碼而定。3.路徑度量值溢出保護(hù)當(dāng)幀長參數(shù)通用化時(shí)，意味著幀長可能取到比較大的值。這時(shí)可能遇到的一個(gè)問題是路徑度量值累加的溢出。因?yàn)槠瑑?nèi)RAM的寬度是固定的，所以當(dāng)幀長過長時(shí)，會(huì)出現(xiàn)路徑度量累加值溢出的情況。為避免累加值溢出，通常是當(dāng)每累加到一定長度就對所有的路徑度量累加值進(jìn)行一次“歸一化”操作，即找出所有狀態(tài)的最小路徑度量值，然后將所有的路徑度量值都減去這一最小值。選擇合理的歸一化步長可以達(dá)到較好的效果。
圖4所示結(jié)構(gòu)是加比選單元(E3.2.1至E3.2.4)的內(nèi)部結(jié)構(gòu)，一次加比選操作對應(yīng)于維特比譯碼算法的一次蝶型運(yùn)算?？梢钥吹?，一個(gè)加比選單元由累加實(shí)體(E4.1.1至E4.1.4)、比較實(shí)體(E4.2.1和E4.2.2)、選擇實(shí)體(E4.3.1和E4.3.2)三部分實(shí)體構(gòu)成。四個(gè)加法器(E4.1.1-E4.1.4)進(jìn)行的是一個(gè)蝶型中的四種狀態(tài)轉(zhuǎn)移路徑度量值的累加運(yùn)算(注意，圖3通用維特比譯碼器的加比選單元中包含四個(gè)這樣的蝶型(E3.2.1至E3.2.4))。參與運(yùn)算的有蝶型兩個(gè)起點(diǎn)狀態(tài)的路徑度量值(PM_up，PM_down)，均來自于路徑存儲(chǔ)器(E3.3)；四種狀態(tài)轉(zhuǎn)移對應(yīng)的兩個(gè)分支度量值(BM_A，BM_B)，分別來自于分支度量單元(E3.1.1至E3.1.4)的鎖存器。進(jìn)行完路徑度量與相應(yīng)的分支度量的累加運(yùn)算后，將結(jié)果存入鎖存器暫存，等待對加法結(jié)果進(jìn)行比較。這一比較操作在實(shí)體E4.2.1和E4.2.2中進(jìn)行。同樣將比較的結(jié)果在鎖存器中暫存后等待對比較結(jié)果的選擇。經(jīng)過選擇實(shí)體(E4.3.1和E4.3.2)的選擇操作后，產(chǎn)生新的路徑度量值(PM_e和PM_o)，將其送至路徑度量存儲(chǔ)器(E3.3)進(jìn)行存儲(chǔ)。比較實(shí)體E4.2.1和E4.2.2產(chǎn)生的另一結(jié)果DM_e、DM_o保存了上/下路徑信息(用一比特0/1來表示)，將這一結(jié)果送至路徑存儲(chǔ)器(E3.4)進(jìn)行存儲(chǔ)。
圖5所示為通用的分支度量單元(E3.1.1至E3.1.4)的內(nèi)部結(jié)構(gòu)，該圖以同時(shí)適用于1/2碼率和1/3碼率的通用的分支度量單元為例。當(dāng)碼率為1/3時(shí)，輸入0、輸入1、輸入2分別對應(yīng)于1/3碼率卷積碼編碼器的3個(gè)輸出端在接收端的軟數(shù)據(jù)(我們實(shí)現(xiàn)時(shí)取為4比特的量化數(shù)據(jù))。經(jīng)過圖5所示逐位取非和相加操作后，輸出端的八個(gè)輸出值即為1/3碼率時(shí)的軟判決度量輸出值(分別對應(yīng)于編碼器輸出值為000至111時(shí)的軟判決度量)。當(dāng)碼率為1/2時(shí)，輸入0、輸入1分別對應(yīng)于1/2碼率的卷積碼編碼器的2個(gè)輸出端在接收端的軟數(shù)據(jù)(我們實(shí)現(xiàn)時(shí)取為4比特的量化數(shù)據(jù))，而將輸入2設(shè)為全零。此時(shí)，前四個(gè)度量輸出值即為1/2碼率時(shí)的軟判決度量輸出值(分別對應(yīng)于編碼器輸出值為00至11時(shí)的軟判決度量)。由此實(shí)現(xiàn)了一種碼率可變的通用分支度量運(yùn)算模塊。
本發(fā)明有益效果本發(fā)明在已經(jīng)實(shí)現(xiàn)的基于FPGA硬件平臺(tái)的幀長和碼率可變的通用的卷積編碼器和維特比譯碼器上，分別并針對幀長、碼率等這些參數(shù)變化時(shí)譯碼器的性能做了一系列的測試。測試結(jié)果如附圖六、七所示，分別對應(yīng)碼率變化和幀長變化時(shí)通用軟判決維特比譯碼器的性能測試結(jié)果。
1)碼率變化時(shí)的性能測試曲線。圖6以碼率(code rate)1/2和1/3為例繪制了此通用的卷積編碼器和維特比譯碼器在碼率參數(shù)變化時(shí)的性能測試曲線。該測試結(jié)果較軟件仿真結(jié)果性能相差不到0.3dB。這說明，碼率這一參數(shù)的變化在通用的維特比譯碼器的設(shè)計(jì)中是可行的。
2)長變化時(shí)的性能測試曲線。圖7為幀長(frame length)變化時(shí)的性能測試曲線，幀長分別為80和96比特。該測試結(jié)果較仿真結(jié)果性能相差不到0.3dB。該圖說明，幀長這一參數(shù)的變化在通用的維特比譯碼器的設(shè)計(jì)中是可行的。
值得一提的是，這種幀長、碼率、約束長度可變和信道類型可選的維特比譯碼器具有很強(qiáng)的通用性和可移植性，可以方便地應(yīng)用于移動(dòng)通信系統(tǒng)和其它許多系統(tǒng)。
通用的卷積編碼器和維特比譯碼器在FPGA上的實(shí)現(xiàn)如前所述，本設(shè)計(jì)的特別之處在于卷積編碼器和維特比譯碼器的通用性。這就要求其所基于的硬件平臺(tái)具有方便靈活的特性，能夠很容易地實(shí)現(xiàn)本設(shè)計(jì)的通用性，并且所增加的硬件開銷不太大。目前國際上流行的硬件平臺(tái)有三種，ASIC、FPGA和DSP(數(shù)字信號(hào)處理器)。在這三種平臺(tái)中，DSP靈活性最高但速度最慢，ASIC靈活性最差但速度最快，F(xiàn)PGA的速度和靈活性介于兩者之間。綜合考慮速度和靈活性，本發(fā)明選擇FPGA來實(shí)現(xiàn)這種通用的卷積編碼器和維特比譯碼器。簡要敘述如下1)通用性設(shè)計(jì)對存儲(chǔ)量方面的影響卷積編碼器和維特比譯碼器的通用性設(shè)計(jì)使得FPGA實(shí)現(xiàn)時(shí)所需存儲(chǔ)量略有增加，即所需數(shù)據(jù)存儲(chǔ)器空間增加。維特比譯碼器所需的數(shù)據(jù)存儲(chǔ)器主要有路徑度量存儲(chǔ)器和路徑存儲(chǔ)器。所需數(shù)據(jù)存儲(chǔ)器空間的增加主要取決于當(dāng)幀長和約束長度變化時(shí)對應(yīng)的路徑度量存儲(chǔ)器和路徑存儲(chǔ)器的大小的增加。通用維特比譯碼器路徑度量存儲(chǔ)器的大小由約束長度最大時(shí)所需的路徑度量存儲(chǔ)空間決定，但路徑度量存儲(chǔ)器所需存儲(chǔ)量在整個(gè)譯碼器所需存儲(chǔ)量的大小上不占主導(dǎo)地位。所需路徑存儲(chǔ)空間在維特比譯碼器中占主要地位。但由于本發(fā)明可在譯碼器內(nèi)部采用結(jié)尾和截短譯碼相結(jié)合的方法，當(dāng)譯碼幀長超過一定門限時(shí)就采用截短的譯碼算法，從而使得無論幀長如何變化，路徑存儲(chǔ)空間的大小總會(huì)被限制在一定的范圍內(nèi)。
2)通用性設(shè)計(jì)對時(shí)間和芯片面積方面的影響本通用性設(shè)計(jì)會(huì)帶來的運(yùn)算時(shí)間和芯片面積的增加，主要體現(xiàn)在一些判斷邏輯(如幀長、碼率、約束長度、信道類型選擇的判斷)、編碼模塊(不同碼率和約束長度對應(yīng)不同的編碼模塊)以及譯碼時(shí)的回溯判決模塊(結(jié)尾和截短譯碼對應(yīng)的回溯判決方法不同)等這些模塊對譯碼器面積和時(shí)延的增加。由于這些組合邏輯在一次譯碼過程中是一次性完成的，因此，對于需要多次迭代才能完成一次譯碼的維特比譯碼器而言，這些判斷引入的時(shí)延是微不足道的。同時(shí)，這些判斷邏輯在FPGA平臺(tái)上也容易實(shí)現(xiàn)，不會(huì)帶來過多的門(cell)數(shù)的增加。
基于上述設(shè)計(jì)思想，本發(fā)明在一片20萬門的APEX EP20k FPGA硬件平臺(tái)上實(shí)現(xiàn)了一個(gè)幀長和碼率可變的比較通用的維特比譯碼器。實(shí)際上，依據(jù)上述技術(shù)方案，實(shí)現(xiàn)約束長度和信道類型的通用性也是十分容易的。對本領(lǐng)域普通技術(shù)人員，無需創(chuàng)造性勞動(dòng)即可實(shí)施。該譯碼器用了2200個(gè)cell，使用16塊片內(nèi)RAM(最高譯碼約束長度為9)做兩個(gè)蝶形單元的路徑度量存儲(chǔ)器，16塊128×16的片內(nèi)RAM用做路徑存儲(chǔ)器(結(jié)尾和截短譯碼算法相結(jié)合)，其余的片內(nèi)RAM用作軟數(shù)據(jù)的輸入和譯碼結(jié)果的輸出。為了使譯碼器能對任意長度的幀長進(jìn)行譯碼，在譯碼器內(nèi)部設(shè)置了比較電路，當(dāng)幀長小于或等于某一定值時(shí)，當(dāng)完成一幀的路徑存儲(chǔ)后開始回溯(即對應(yīng)結(jié)尾譯碼算法)；當(dāng)幀長超過某一定值時(shí)，每存滿長度等于這一定值的路徑信息后就開始回溯(即對應(yīng)截短譯碼算法)。我們在實(shí)現(xiàn)時(shí)將這一定值取為112。在截短譯碼算法中，取路徑的前16步/比特作為譯碼結(jié)果輸出譯碼器，這樣就空出了前16步的路徑存儲(chǔ)器空間。這段空間可以繼續(xù)進(jìn)行定值112步后的新路徑信息的存儲(chǔ)。因此，幸存路徑長度為96，完全能夠保證約束長度為9(WCDMA系統(tǒng)中)的譯碼器的譯碼性能。最后一次回溯仍使用截短算法。譯碼器采用兩條流水線并行的結(jié)構(gòu)，使得256狀態(tài)維特比譯碼器內(nèi)部的最高譯碼速度可達(dá)588kbps。由此可見，采用這種通用性設(shè)計(jì)的RAM資源開銷較傳統(tǒng)譯碼器的開銷增加并不大，并且仍然能夠達(dá)到很高的譯碼速度。
權(quán)利要求
1.通用的卷積編碼器，以碼率、約束長度及生成多項(xiàng)式為輸入?yún)?shù)，其特征在于(1)該編碼器由移位積存器組、組合邏輯電路I、組合邏輯電路II及與非門組組成；(2)移位積存器的輸出端與組合邏輯電路I連接，即輸入維特比及移位積存器的輸出被傳送至組合邏輯電路I。
2.通用的維特比譯碼器以幀長、碼率、約束長度、生成多項(xiàng)式及信道類型選擇為輸入?yún)?shù)，其特征在于(1)該譯碼器由分支度量單元、加比選單元、路徑度量存儲(chǔ)器單元、路徑存儲(chǔ)器單元，回溯輸出單元和譯碼器控制單元組成；(2)加比選單元與路徑度量存儲(chǔ)器單元及路徑存儲(chǔ)器單元相連接，它首先從路徑度量存儲(chǔ)器讀出路徑度量值，然后進(jìn)行累加，以獲得信道上、下兩條新的路徑度量值；(3)譯碼器控制單元與外部的數(shù)據(jù)總線連接以便將譯碼器結(jié)果輸出。
3.如權(quán)利要求2所述的通用的維特比譯碼器，其特征在于所說一個(gè)加比選單元由累加實(shí)體、比較實(shí)體、選擇實(shí)體三部分構(gòu)成，其中累加實(shí)體的加法器進(jìn)行的是一個(gè)蝶形中的四種狀態(tài)轉(zhuǎn)移路徑度量值的累加運(yùn)算。
4.如權(quán)利要求2所述的通用的維特比譯碼器，其特征在于譯碼器接口電路處設(shè)置一個(gè)門限比較電路，當(dāng)幀長低于某一門限時(shí)，采用結(jié)尾譯碼算法，當(dāng)幀長超過其某一門限時(shí)，采用截短譯碼算法，且該門限的設(shè)置要視硬件的可用隨機(jī)存取存儲(chǔ)器空(RAM)間而定。
全文摘要
本發(fā)明涉及通用的卷積編碼器和維特比譯碼器,其特征在于其通用性,即卷積編碼器的碼率、約束長度及生成多項(xiàng)式皆可變,而譯碼器的幀長、碼率、約束長度、生成多項(xiàng)式可變,信道類型可選。卷積編碼器由移位積存器組、組合邏輯電路I、組合邏輯電路II及與非門組組成。維特比譯碼器由分支度量單元、加比選單元、路徑度量存儲(chǔ)器單元、路徑存儲(chǔ)器單位回溯輸出單元和譯碼器控制單元組成,且其接口電路處設(shè)置門限比較電路。本發(fā)明通用卷積編碼器和維特比譯碼器可方便地用于移動(dòng)通信系統(tǒng)。
文檔編號(hào)H04L1/00GK1387374SQ0212100
公開日2002年12月25日 申請日期2002年5月29日 優(yōu)先權(quán)日2002年5月29日
發(fā)明者康桂霞, 張平, 李英濤 申請人:信息產(chǎn)業(yè)部電信傳輸研究所, 北京郵電大學(xué)