專利名稱：寬帶碼分多址主同步信道用匹配濾波器的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種碼分多址主同步信道的接收處理裝置，具體的說，是關(guān)于產(chǎn)生寬帶碼分多址的時(shí)隙同步的主同步信道用匹配濾波器。
目前采用的定時(shí)隙同步匹配濾波器如圖3所示，對(duì)寬帶碼分多址主同步碼，當(dāng)M＝256、N＝2時(shí)，所需的寄存器數(shù)為8192個(gè)，可見該傳統(tǒng)的定時(shí)隙匹配濾波器存在占用很大的邏輯資源或芯片面積的缺陷。
本實(shí)用新型的技術(shù)方案是一種寬帶碼分多址主同步信道用匹配濾波器，包括求模電路，前接于該求模電路并依次以電路相連接的一級(jí)匹配電路、二級(jí)匹配電路，所述的一級(jí)匹配電路包括16*N個(gè)X寬的寄存器，而二級(jí)匹配電路包括15個(gè)16*N長Y寬的先進(jìn)先出(FIFO)電路實(shí)現(xiàn)(X、Y表示寄存器的比特?cái)?shù))。由于現(xiàn)場可編程門陣列(FPGA)芯片面積主要由寄存器的多少?zèng)Q定，因此，采用本方法將大大減少芯片的使用面積。
由此可見，本實(shí)用新型的顯著效果是把傳統(tǒng)需用256*N個(gè)移位寄存器的匹配濾波器的硬件大量轉(zhuǎn)化成FIFO來實(shí)現(xiàn)，在達(dá)到相同的時(shí)隙同步提取的同時(shí)，可減少FPGA芯片的邏輯資源，或減少ASIC芯片的面積。如當(dāng)M＝256、N＝2時(shí)，所需的寄存器僅為16*2*8＝256個(gè)。
圖2、主同步信道匹配濾波在定SLOT同步中的應(yīng)用。
圖3、傳統(tǒng)的主同步信道信號(hào)捕獲用匹配濾波器。
圖4、本實(shí)用新型的主同步信道信號(hào)的匹配濾波器的原理電路圖。
a＝<x1，x2，x3，...，x16>＝<1，1，1，1，1，1，-1，-1，1，-1，1，-1，1，-1，-1，1>由主同步碼的生成原理，主同步碼是一個(gè)256長的碼，它被影射到每時(shí)隙頭的256碼片發(fā)射，來表示每時(shí)隙的起點(diǎn)。進(jìn)一步分析可看出，要對(duì)主同步信道信號(hào)匹配，可先用a＝<x1，x2，x3，...，x16>＝<1，1，1，1，1，1，-1，-1，1，-1，1，-1，1，-1，-1，1>對(duì)信號(hào)匹配，對(duì)匹配后的結(jié)果，再用<a，a，a，-a，-a，a，-a，-a，a，a，a，-a，a，-a，a，a>做一次匹配，這等效于用整個(gè)主同步碼來匹配輸入信號(hào)。通過這樣的變化來實(shí)現(xiàn)匹配濾波的原理電路如圖4所示該匹配濾波器包括求模電路3及前接于該求模電路3并依次以電路相連接的一級(jí)匹配電路1、二級(jí)匹配電路2。
所述的一級(jí)匹配電路1包括接收I路基帶信號(hào)的16*N個(gè)X寬寄存器14(N根據(jù)所需的搜索精度確定，N為整數(shù)，X為2的冪次方)；接收Q路基帶信號(hào)的16*N個(gè)X寬寄存器15；16位的一級(jí)本地碼11，其中一級(jí)本地碼11的每一位數(shù)對(duì)應(yīng)N個(gè)寄存器；分別對(duì)應(yīng)連接寄存器14的輸出端與一級(jí)本地碼11的輸出端的16*N個(gè)乘法器12，其中一級(jí)本地碼11的每一位數(shù)對(duì)應(yīng)N個(gè)乘法器12；分別對(duì)應(yīng)連接寄存器15的輸出端與一級(jí)本地碼11的輸出端的16*N個(gè)乘法器16，其中一級(jí)本地碼11的每一位數(shù)對(duì)應(yīng)N個(gè)乘法器16；與16*N個(gè)乘法器12的輸出端均相連的加法器13；與16*N個(gè)乘法器16的輸出端均相連的加法器17。
所述的二級(jí)匹配電路2包括與加法器13的輸出端依次電路相連接的15個(gè)16*N長Y寬的先進(jìn)先出存儲(chǔ)器(FIFO)21；與加法器17的輸出端依次電路相連接的15個(gè)16*N長Y寬的先進(jìn)先出存儲(chǔ)器22，一般Y比X大，在性能與硬件量之間折中，Y可取2的冪次方；16位的二級(jí)本地碼23；分別依次對(duì)應(yīng)連接二級(jí)本地碼23輸出端與存儲(chǔ)器21輸出端的16個(gè)乘法器24，所述的第一個(gè)乘法器24與加法器13的輸出端及第一位二級(jí)本地碼23的輸出端相連；分別依次對(duì)應(yīng)連接二級(jí)本地碼23的輸出端與存儲(chǔ)器22的輸出端的16個(gè)乘法器25，所述的第一個(gè)乘法器25與加法器17的輸出端及第一位二級(jí)本地碼23的輸出端相連；與16個(gè)乘法器24的輸出端均相連的加法器26；與16個(gè)乘法器25的輸出端均相連的加法器27。
首先，數(shù)字化同步與正交(I、Q)基帶信號(hào)以采樣時(shí)鐘速率為數(shù)倍碼片(1/N碼片)速率進(jìn)入一級(jí)匹配電路1中的16*N個(gè)移位寄存器14、15，所述的一級(jí)本地碼為<111111-1-11-11-11-1-1>，其中一級(jí)本地碼的每一位數(shù)對(duì)應(yīng)N個(gè)X比特寬寄存器，并且每一位對(duì)應(yīng)移位寄存器的相鄰N個(gè)寄存器的輸出作乘運(yùn)算，把所有的運(yùn)算結(jié)果相加，以采樣時(shí)鐘速率將結(jié)果送入二級(jí)匹配電路2。由于一級(jí)匹配電路的匹配濾波輸出是16*N個(gè)采樣時(shí)鐘速率為一周期，在與二級(jí)本地碼23的匹配時(shí)，相鄰碼元對(duì)信號(hào)的運(yùn)算要隔16*N個(gè)采樣時(shí)鐘速率，為了保證采樣時(shí)鐘速率的滑動(dòng)匹配，在每一位的運(yùn)算間用一個(gè)16*N長的FIFO，共15個(gè)，所述的第二級(jí)本地碼由<a，a，a，-a，-a，a，-a，-a，a，a，a，-a，a，-a，a，a>映射成<1，1，1，-1，-1，1，-1，-1，1，1，1，-1，1，-1，1，1>。從而完成與傳統(tǒng)的匹配濾波器相同功能的時(shí)隙同步提取。
如當(dāng)N＝2、X＝8時(shí)、所述的一級(jí)匹配電路1中的8位寄存器14為32個(gè)；8位寄存器15為32個(gè)；一級(jí)本地碼11的每一位數(shù)對(duì)應(yīng)2個(gè)寄存器；乘法器12為32個(gè)，其中一級(jí)本地碼11的每一位數(shù)對(duì)應(yīng)2個(gè)乘法器12；乘法器16為32個(gè)，其中一級(jí)本地碼11的每一位數(shù)對(duì)應(yīng)2個(gè)乘法器16；所述的二級(jí)匹配電路2中的先進(jìn)先出存儲(chǔ)器(FIFO)為32字節(jié)長，16字節(jié)寬；
權(quán)利要求1.一種寬帶碼分多址主同步信道用匹配濾波器，包括求模電路(3)，其特征在于，該匹配濾波器還包括，前接于該求模電路(3)并依次以電路相連接的一級(jí)匹配電路(1)、二級(jí)匹配電路(2)所述的一級(jí)匹配電路1包括接收I路基帶信號(hào)的16*N個(gè)X寬寄存器(14)；接收Q路基帶信號(hào)的16*N個(gè)X寬寄存器(15)；16位的一級(jí)本地碼(11)，其中一級(jí)本地碼(11)的每一位數(shù)對(duì)應(yīng)N個(gè)寄存器；分別對(duì)應(yīng)連接寄存器(14)的輸出端與一級(jí)本地碼(11)的輸出端的16*N個(gè)乘法器(12)，其中一級(jí)本地碼(11)的每一位數(shù)對(duì)應(yīng)N個(gè)乘法器(12)；分別對(duì)應(yīng)連接寄存器(15)的輸出端與一級(jí)本地碼(11)的輸出端的16*N個(gè)乘法器(16)，其中一級(jí)本地碼(11)的每一位數(shù)對(duì)應(yīng)N個(gè)乘法器(16)；與16*N個(gè)乘法器(12)的輸出端均相連的加法器(13)；與16*N個(gè)乘法器(16)的輸出端均相連的加法器(17)。所述的二級(jí)匹配電路(2)包括與加法器(13)的輸出端依次電路相連接的(15)個(gè)16*N長Y寬的先進(jìn)先出存儲(chǔ)器(21)；與加法器(17)的輸出端依次電路相連接的15個(gè)16*N長Y寬的先進(jìn)先出存儲(chǔ)器(22)；16位的二級(jí)本地碼(23)；分別依次對(duì)應(yīng)連接二級(jí)本地碼(23)輸出端與存儲(chǔ)器(21)輸出端的16個(gè)乘法器(24)，所述的第一個(gè)乘法器(24)與加法器(13)的輸出端及第一位二級(jí)本地碼(23)的輸出端相連；分別依次對(duì)應(yīng)連接二級(jí)本地碼(23)的輸出端與存儲(chǔ)器(22)的輸出端的16個(gè)乘法器(25)，所述的第一個(gè)乘法器(25)與加法器(17)的輸出端及第一位二級(jí)本地碼(23)的輸出端相連；與16個(gè)乘法器(24)的輸出端均相連的加法器(26)；與16個(gè)乘法器(25)的輸出端均相連的加法器(27)。
2.根據(jù)權(quán)利要求1所述的寬帶碼分多址主同步信道用匹配濾波器，其特征在于，所述的一級(jí)本地碼(11)為<111111-1-11-11-11-1-1>。
3.根據(jù)權(quán)利要求2所述的寬帶碼分多址主同步信道用匹配濾波器，其特征在于，所述的第二級(jí)本地碼(23)由<a，a，a，-a，-a，a，-a，-a，a，a，a，-a，a，-a，a，a>映射成<1，1，1，-1，-1，1，-1，-1，1，1，1，-1，1，-1，1，1>。
4.根據(jù)權(quán)利要求1或3所述的寬帶碼分多址主同步信道用匹配濾波器，其特征在于，所述的N為整數(shù)。
5.根據(jù)權(quán)利要求4所述的寬帶碼分多址主同步信道用匹配濾波器，其特征在于，所述的N為2。
6.根據(jù)權(quán)利要求1所述的寬帶碼分多址主同步信道用匹配濾波器，其特征在于，所述的X為2的冪次方。
7.根據(jù)權(quán)利要求1或6所述的寬帶碼分多址主同步信道用匹配濾波器，其特征在于，所述的Y比X大，Y也為2的冪次方。
專利摘要一種寬帶碼分多址主同步信道用匹配濾波器，包括求模電路(3)，該匹配濾波器還包括，前接于該求模電路(3)并依次以電路相連接的一級(jí)匹配電路(1)、二級(jí)匹配電路(2)所述的一級(jí)匹配電路(1)包括16＊N個(gè)X寬的寄存器，而二級(jí)匹配電路(2)包括15個(gè)16＊N長Y寬的先進(jìn)先出存儲(chǔ)器，X、Y表示寄存器的比特?cái)?shù)。由于現(xiàn)場可編程門陣列(FPGA)芯片面積主要由寄存器的多少?zèng)Q定，因此，采用本方法將大大減少芯片的使用面積。把傳統(tǒng)需用256＊N個(gè)移位寄存器的匹配濾波器的硬件大量轉(zhuǎn)化成FIFO來實(shí)現(xiàn)，在達(dá)到相同的時(shí)隙同步提取的同時(shí)，可減少FPGA芯片的邏輯資源，或減少ASIC芯片的面積。
文檔編號(hào)H04J13/00GK2561170SQ0226646
公開日2003年7月16日 申請(qǐng)日期2002年8月21日 優(yōu)先權(quán)日2002年8月21日
發(fā)明者李科祥 申請(qǐng)人:上海華龍信息技術(shù)開發(fā)中心