專利名稱：處理輸入比特的數(shù)據(jù)處理設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用輸入端口來接收通信信號的數(shù)據(jù)處理設(shè)備。
在數(shù)據(jù)處理設(shè)備中，數(shù)據(jù)串行比特流經(jīng)常被用于在不同的裝置之間通信數(shù)據(jù)。連續(xù)接收的比特形成數(shù)據(jù)消息。在接收期間，對信息流不同比特的抽樣通常在時鐘信號控制之下被執(zhí)行。具有預(yù)定固定頻率的時鐘信號常常被用于這個目的，但是在交替的頻率之間的選擇是已知的。例如PCT專利申請No.WO9960760，公開一種時鐘電路，它將除數(shù)調(diào)整到通信信號的標(biāo)準特征，使用該除數(shù)從主時鐘處獲得取樣時鐘信號。
除接收比特和轉(zhuǎn)換到數(shù)據(jù)字之外，各種形式的處理可以應(yīng)用到這些比特。例如，可能需要計算一個或多個校驗值?？梢詾榱诉@個目的而提供專用電路，它執(zhí)行這樣的累積計算，每當(dāng)新的比特被接收時更新累積的結(jié)果(例如中間校驗計算結(jié)果)。通常這樣的專用電路以單個動作生產(chǎn)這些結(jié)果，也就是不需要多個時鐘周期。
另外地，可編程處理器可以被用于這個目的，當(dāng)例如根據(jù)裝置的應(yīng)用而考慮處理函數(shù)的變化時，這是有益的。通常，在該情況下，整個的數(shù)據(jù)字被處理來確定校驗值。當(dāng)可編程處理器用于這目的時，常常使用微控制器，微控制器也另外執(zhí)行數(shù)據(jù)字自己的處理，那就是，不僅僅是累積比特的處理。然而，這意味著需要相對重型的處理器。作為更進一步的替換，可以為累積處理和更進一步的處理分別使用不同的處理器，但是這個跟硬布線的解決方法比較還需要相對復(fù)雜的處理電路。另外，多處理器的使用增加了功率消耗。
尤其地，本發(fā)明的一個目的是當(dāng)可編程處理電路被使用來利用從輸入的通信流量接收的比特來執(zhí)行累積計算時，減少處理器復(fù)雜性。
尤其地，本發(fā)明的更進一步的目的是當(dāng)可編程處理電路使用來利用從輸入的通信流量接收的比特來執(zhí)行累積的計算時，減少在裝置中的功率消耗。
根據(jù)本發(fā)明的裝置在權(quán)利要求1中闡述了。根據(jù)本發(fā)明處理電路被用來在輸入比特被接收期間，在可編程指令處理的小脈沖串中，執(zhí)行支持接收和/或輸出輸入比特的處理。在該脈沖串之間，處理電路的操作被掛起。實際上，支持接收的操作在理論上不影響接收的消息從輸入端到輸出端的傳遞，但是涉及到輔助處理，例如計算校驗比特，誤差檢測，誤差信號或誤差改正。通過使用本發(fā)明，這些輔助處理的計算遍布在時間間隔上，在這些時間間隔期間對數(shù)據(jù)字有貢獻的比特被接收，這使得有可能在數(shù)據(jù)字的所有比特被接收以后，相對快速地產(chǎn)生計算結(jié)果，這個過程使用比起在所有比特被接收后實現(xiàn)相同的結(jié)果所需的電路更簡單的處理電路。在用于處理比特中的一個的所有指令被執(zhí)行以后，也就是，在下一個指令序列開始之前通過掛起處理，降低了功率消耗。優(yōu)選地，通過執(zhí)行多個指令序列計算累積信息。各個序列為比特的相應(yīng)一個將份額添加到累積信息。在比特的接收時各個序列的執(zhí)行被觸發(fā)，和在序列的處理被處理完成后掛起處理。
在一個實施例中，處理電路是異步的，其使用握手來順序執(zhí)行來自各個序列的連續(xù)指令，來自各個序列的第一個指令的執(zhí)行是通過定時信號被觸發(fā)，該定時信號指示下一個輸入比特的接收。這有可能通過處理電路最小化功率消耗。
在更進一步的實施例中，可調(diào)整定時電路用來觸發(fā)各個序列的執(zhí)行。定時電路測量輸入信號的某些特征并且調(diào)整頻率，使用該頻率指令序列的執(zhí)行被啟動。應(yīng)該注意到這個頻率不需要與指令周期持續(xù)時間聯(lián)結(jié)，其中序列的各個指令被執(zhí)行。通過調(diào)整頻率，有可能使用最小的頻率，這個對于裝置的操作是必須的，這也最小化了功率消耗。優(yōu)選地，使用一些同步間隔為了整個數(shù)據(jù)字設(shè)置一次該頻率。因此，簡單的調(diào)整可以被實施，它不依賴數(shù)據(jù)字中的比特的值。更優(yōu)選地，輸入信號的有效部分被用于序列執(zhí)行的條件觸發(fā)。這更進一步地降低了功率消耗，因為當(dāng)沒有接收有效數(shù)據(jù)時，不執(zhí)行處理。
本發(fā)明這些及其他目的和有益方面使用下列圖形來描述。


圖1顯示數(shù)據(jù)處理設(shè)備。
圖2顯示指令執(zhí)行的脈沖串。
圖3顯示定時電路。
圖4顯示輸入信號的同步部分。
圖5顯示更進一步的定時電路。
圖6顯示處理器電路。
圖1顯示具有輸入處理器10和更進一步的處理器12的數(shù)據(jù)處理設(shè)備。輸入處理器10包含指令處理器100、指令存儲器102、時鐘電路104、定時電路106和握手電路108。數(shù)據(jù)處理裝置的通信輸入端14耦合到指令處理器100和定時電路106。時鐘電路104耦合到定時電路106，它又經(jīng)由握手電路108耦合到指令處理器100。指令處理器100耦合到指令存儲器102，握手電路108和更進一步的處理器12。
圖2顯示具有脈沖28的觸發(fā)信號26、指令周期的脈沖串22和比特周期21和作為時間的函數(shù)的數(shù)據(jù)字周期20。雖然圖2僅僅顯示在單個數(shù)據(jù)字中的比特的一組比特周期21，可以理解到消息可以包含一連串這樣的組，各個組用于連續(xù)的數(shù)據(jù)字，各個組具有他們自己的數(shù)據(jù)字周期20。
操作中，表示在不同比特周期21中時間上連續(xù)的比特的信號被提供給輸入端14。每當(dāng)比特在輸入端14生效的時刻定時電路106產(chǎn)生觸發(fā)脈沖28。僅對于在已知相應(yīng)比特穩(wěn)定在輸入端14上的期間的某處產(chǎn)生每個觸發(fā)脈沖28，觸發(fā)脈沖的定時是臨界的。此外，脈沖彼此之間將具有充分的距離，使得在下一觸發(fā)脈沖28以前完成各個脈沖串22。接收鎖存器可以被提供來鎖存輸入比特；在該情況下，觸發(fā)脈沖甚至可以在比特是穩(wěn)定的周期以外被產(chǎn)生。
響應(yīng)觸發(fā)脈沖28，指令處理器100從指令存儲器102獲取指令系列并在指令周期的各自的脈沖串22中執(zhí)行各個指令系列。在許多這樣的脈沖串22以后，數(shù)據(jù)字的所有比特已到達輸入端14并且已經(jīng)被指令處理器100處理。在最后一個所述脈沖串22中，指令處理器100在數(shù)據(jù)字周期20期間輸出數(shù)據(jù)字給更進一步的處理器12。通過輸出所有并行接收的多個比特或串行接收的單個比特來實現(xiàn)，其中任何時鐘信號可能用來時鐘同步比特中的連續(xù)比特。
根據(jù)本文的必要條件，各種型式的處理可以在脈沖串22期間執(zhí)行。在一個例子中，多個校驗比特可能在各個脈沖串22中通過連續(xù)地執(zhí)行各自的指令來更新各個脈沖串22中的不同的校驗值而被更新，這取決于接收的比特的值和用于不同校驗比特的公式(公式用來判定，如果有的話，在數(shù)據(jù)字中某一位置處的比特如何形成相應(yīng)的校驗比特；如果用于具體校驗比特的公式指示具體接收的比特對具體校驗比特的貢獻，通常上述相應(yīng)的校驗比特值和被接收的比特的異或函數(shù)被計算)。典型的指令系列是f＝inp RXD將輸入比特讀入寄存器fm1＝f 將輸入比特存儲到位置m1m2＝f+m2 更新在位置m2處的第一校驗比特m3＝f+m3 更新在位置m3處的第二校驗比特wait 掛起操作直到下一比特(根據(jù)數(shù)據(jù)字內(nèi)的比特序列號，不同的校驗比特可以被更新或在位置m2，m3處的校驗比特不被更新)。當(dāng)脈沖串22的所有指令被處理時，指令處理被掛起直到下一脈沖串22被觸發(fā)。最好優(yōu)先地在掛起期間指令處理器100沒有或?qū)嵸|(zhì)上沒有內(nèi)部信號轉(zhuǎn)換發(fā)生，以便最小化功率消耗。當(dāng)所有的輸入比特已經(jīng)處理時，校驗位可以是輸出到更進一步的處理器12，或者它們可以被指令處理器100使用，以更正信號誤差。
握手被用來控制指令處理器100的操作。最初定時電路106產(chǎn)生請求信號(通常通過提升觸發(fā)信號26)。響應(yīng)請求信號要求，指令處理器100開始處理在脈沖串22中的指令序列的第一個。指令處理器100發(fā)送確認信號到定時電路106，它響應(yīng)確認信號而撤銷請求信號(通常通過降低觸發(fā)信號26)。一旦指令處理器100已經(jīng)指示它即將接收下一請求信號，定時電路106可以產(chǎn)生新的請求信號，但是當(dāng)新的輸入比特可用時它通常延遲些后來這樣做。在來自定時電路106的觸發(fā)信號之后，指令處理器100為它自己產(chǎn)生一系列請求信號，以觸發(fā)在脈沖串22中的序列的后繼指令的執(zhí)行。重復(fù)這個，直到指令系列結(jié)束(由在編程例子中的″wait″指令來指示)，因此沒有更進一步的請求信號由指令處理器100產(chǎn)生。
在指令處理器100內(nèi)，原則上可以傳遞握手，以致任何涉及指令執(zhí)行的子電路由握手激活并且用握手依次激活更進一步涉及的子電路。因此，因為除非執(zhí)行特別指令所必須，沒有子電路需要產(chǎn)生信號轉(zhuǎn)換，因此功率消耗被減少。當(dāng)然，本發(fā)明不限于握手來保護操作掛起。例如，時鐘同步的指令處理器可以和時鐘脈沖門以某種形式的聯(lián)合使用，時鐘脈沖門保證沒有時鐘信號被用于脈沖串22外面的指令處理器100。這也減少功率消耗，它小于使用握手的情況。
雖然本發(fā)明已經(jīng)按照由指令處理器100接收的比特被描述，可以理解，在沒有背離本發(fā)明的情況下，指令處理器100也可以被安排來經(jīng)由通信輸入端14在任何或所有比特周期21內(nèi)發(fā)送回數(shù)據(jù)。例如，一旦它從比特周期21前面的信息中識別出需要這樣做，指令處理器100可以在比特周期21返回一個確認，或者它可以在多個比特周期21發(fā)送數(shù)據(jù)。
圖3顯示定時電路106的實施例的一個例子。這實施例包含計數(shù)器/控制器30，頻分器32，同步字段開始檢測器34和同步字段停止檢測器36。同步字段開始檢測器34和同步字段停止檢測器36耦合到輸入端14和具有耦合到計數(shù)器/控制器30的輸出端。計數(shù)器/控制器30具有一個耦合到時鐘電路104的輸入端和一個耦合到頻分器32的輸出端。頻分器32具有耦合到時鐘電路104和計數(shù)器/控制器30的輸入端和耦合到握手電路108的輸出端。
圖4顯示來自輸入端14的輸入信號的同步部分的例子。該同步部分相當(dāng)于本來公知的LIN協(xié)議的同步部分。該同步部分在圖2的比特周期21之前。同步部分包含同步中斷間距50和同步字段間距52。在同步中斷間距50中，輸入信號為第一時間間距設(shè)定低電平53，之后信號升到高電平。選擇同步中斷間距50的長度比低電平的長度長，這起因于任何消息中其他位置的比特組合(長于一個全零字節(jié))。在同步字段間距52中，輸入信號包含四個脈沖54，其中輸入信號首先設(shè)定一個低電平然后是高電平。同步字段52后面有一個緊跟的消息間距，其中出現(xiàn)比特周期21(未顯示)。比特周期的持續(xù)時間對于同步字段間距52的持續(xù)時間具有預(yù)定比例。
在操作中，輸入信號由發(fā)射機(不顯示)產(chǎn)生和由定時電路106處理。同步字段開始檢測器34檢查來自輸入端14的輸入信號中的同步字段間距52的開始。同步字段開始檢測器34發(fā)送信號給計數(shù)器/控制器30來重新設(shè)置計數(shù)和從時鐘電路104啟動計數(shù)時鐘脈沖來響應(yīng)檢測。同步字段停止檢測器36檢測同步字段間距52的結(jié)尾和發(fā)送信號給計數(shù)器/控制器30來停止計數(shù)。因此計數(shù)器/控制器30將根據(jù)時鐘脈沖的被計數(shù)的數(shù)目所決定的除數(shù)值應(yīng)用到頻分器32，用除數(shù)值來除以時鐘頻率。頻分器32在頻分處的時鐘脈沖應(yīng)用到握手電路108，以啟動脈沖串22。
在頻分器32，計數(shù)電路(不顯示)可以被使用，每當(dāng)它計算來自時鐘電路104的一組數(shù)目的時鐘脈沖時，它產(chǎn)生脈沖。在該情況下，該組數(shù)目相當(dāng)于由計數(shù)器/控制器30計數(shù)的被預(yù)定因子所除以的數(shù)目，該因子表示同步字段的比特周期的數(shù)目。但是本發(fā)明不限于這類頻分器32。
當(dāng)同步字段包含超過一個比特周期時，有可能使用小于一個正或負時鐘脈沖的相對誤差來確定時鐘電路106的時鐘脈沖的數(shù)目。例如當(dāng)八比特周期存在于同步字段時，比特周期的長度可以被確定在時鐘周期的1/8內(nèi)。當(dāng)頻分器30運用簡易的計數(shù)器時，丟棄了分數(shù)的準確度。在更進一步的實施例中，通過使用允許每個比特周期的時鐘電路106的時鐘周期數(shù)目改變的數(shù)字振蕩器利用了分數(shù)的準確度，以致平均起來比特周期的持續(xù)時間更加接近地相當(dāng)于達到用分數(shù)的準確度的測量比特周期。
這樣的數(shù)字振蕩器可以例如作為加法電路被實施，它用來在各個時鐘電路104的時鐘周期將增量添加到計數(shù)值和每當(dāng)計數(shù)值超過閾值時產(chǎn)生指示比特周期的脈沖，同時將計數(shù)降低該閾值。在該情況下，閥值和/或增量可以被設(shè)置為對應(yīng)于來自計數(shù)器控制器30的計數(shù)，以致時鐘電路104每一比特的時鐘周期平均數(shù)等于根據(jù)同步字段由計數(shù)控制器30決定的比特周期的在分數(shù)上精確持續(xù)時間。因此，每一比特周期的時鐘脈沖的數(shù)目可以改變，以致平均起來比特周期的長度等于所需的上分數(shù)上精確比特周期。
優(yōu)先地，時鐘電路106被設(shè)計使得來自時鐘電路106的時鐘脈沖的頻率足夠地高，以致在觸發(fā)信號脈沖28的頻率處的誤差非常得小以至在從輸入信號對比特采樣期間沒有誤差出現(xiàn)。通常，誤差由于在來自時鐘電路106的時鐘信號中的不可預(yù)知的相對定時轉(zhuǎn)換和在輸入信號中的轉(zhuǎn)換而包括定時誤差。這些誤差的極限累積效應(yīng)是預(yù)定時間數(shù)目(例如10)來自時鐘電路106的時鐘信號的時鐘周期的持續(xù)時間的誤差。給出要求的準確度(例如在用20千比特每秒傳送的9比特數(shù)據(jù)字的終端上的不超過1.5％的誤差)，時鐘電路104最低容許的頻率可以被導(dǎo)出(在該情況下例如1.4兆赫)。
因此，定時電路104將觸發(fā)脈沖28的頻率調(diào)整到在輸入端14的輸入信號的標(biāo)準的特征，來使得指令處理器使用指令執(zhí)行的短脈沖串22來處理輸入的比特。
另外，輸入信號的其他特征可能用來檢測數(shù)據(jù)字是否被應(yīng)用，也就是，來確定觸發(fā)脈沖是否應(yīng)該被產(chǎn)生。為這目的，可使用對同步中斷間距50的檢測，和/或?qū)υ谕阶侄伍g距52中具有的適當(dāng)持續(xù)時間的脈沖54的正確數(shù)目的檢測。在同步中斷間距50中的低信號電平53持續(xù)了某一最短持續(xù)時間。該最短持續(xù)時間對于同步字段間距52的持續(xù)時間具有預(yù)定比例。以及為了設(shè)置除數(shù)，定時電路106因此可以被安排來產(chǎn)生連續(xù)的觸發(fā)脈沖28，就如同由同步間距控制那樣，只是在對應(yīng)同步中斷被檢查到以后。
定時電路106能夠執(zhí)行對同步中斷的監(jiān)視，這與輸入處理器10對消息的正常處理并行進行。因此，對同步中斷連續(xù)監(jiān)督是可能的。異步中斷將被錯過，因為輸入處理器10忙著處理消息。
圖5顯示用來檢查一個或多個的間距和脈沖54的持續(xù)時間的定時電路的實施例。除圖3的部分之外，圖5的實施例包含同步中斷計數(shù)器60，同步中斷結(jié)束檢測器64和比例比較電路62。同步中斷計數(shù)器60具有耦合到時鐘電路104的時鐘輸入端，耦合到開始檢測器34的開始輸入端和耦合到同步中斷結(jié)束檢測器64的輸出端的停止輸入端。計數(shù)器/控制器30和同步中斷計數(shù)器60的輸出端耦合到比例比較電路62，它具有耦合到頻分器32的控制輸出端。
當(dāng)預(yù)先沒有充分精確地知道時鐘速率時，實施例闡明的問題是同步中斷間距50的最短持續(xù)時間不能被檢查。當(dāng)比特率中僅僅小的變化被允許時，有可能為長于低電平的持續(xù)時間的同步中斷間距50設(shè)置閾值持續(xù)時間，作為甚至在最低可能時鐘速率處的任何普通數(shù)據(jù)模式的結(jié)果，但是所述閾值持續(xù)時間短于為了最高可能的時鐘速率的同步中斷的最短持續(xù)時間。然而，當(dāng)在時鐘速率中出現(xiàn)太多的變化時，這樣的閾值期間不能被發(fā)現(xiàn)。
圖5的實施例中，定時電路106協(xié)同時鐘速率測量來檢測后驗的同步中斷50的存在。同步中斷計數(shù)器60在信號呈現(xiàn)低電平53的時間間距內(nèi)計數(shù)來自時鐘電路104的時鐘脈沖的數(shù)目，指示這樣的間距可能是同步中斷間距50。在同步字段間距52期間計數(shù)器/控制器30計數(shù)時鐘脈沖數(shù)目。來自同步中斷計數(shù)器60和計數(shù)器/控制器30的計數(shù)被用于比例比較電路62，它測試在從同步中斷計數(shù)器60和計數(shù)器/控制器30連續(xù)地判定的計數(shù)之間的比例是否在預(yù)定范圍的區(qū)域之內(nèi)，所述范圍相當(dāng)于考慮抽樣誤差和時鐘速率波動下的同步中斷間距50規(guī)定的最低持續(xù)時間。僅當(dāng)比例比較電路62檢測這樣的聯(lián)合，它才發(fā)送信號給頻分器32來接收由計數(shù)器/控制器30確定的除數(shù)。
比例比較電路62可以例如通過用適當(dāng)?shù)某藬?shù)乘上來自聯(lián)合的兩個計數(shù)來實施比較，然后比較乘積。優(yōu)先地，比例比較電路62利用管道，那就是說，它具有存儲元件，用于存儲多個測量國從同步中斷計數(shù)器60連續(xù)地被確定的計數(shù)，并將舊的計數(shù)(相當(dāng)于低的信號間隔，它放在同步字段52的結(jié)尾之前，中間有如圖4描述的預(yù)定數(shù)目的低信號間隔)與來自計數(shù)器/控制器30的計數(shù)相比。因此，如果檢測失敗，那么同步中斷可以使用來自同步中斷計數(shù)器60的更近的計數(shù)被檢測。然而，這樣的管道存儲是不需要的，例如，當(dāng)非常短的間距(例如在脈沖54之間的間距)作為根據(jù)最短持續(xù)時間閾值推理的同步中斷間距50而可以被除去時，對這些間距的計數(shù)就不必存儲。
同樣為了設(shè)置除數(shù)，在這個實施例中的定時電路106可以被安排來僅在對應(yīng)的同步中斷被檢查到以后產(chǎn)生連續(xù)的觸發(fā)脈沖28，就如由同步間距控制。
雖然分離的同步中斷計數(shù)器60和計數(shù)器/控制器30已經(jīng)被顯示，可以理解相同的計數(shù)器可以被用于兩種形式的計算，只要存儲器被提供用來存儲所涉及的不同的時間間隔的時鐘脈沖的計數(shù)和用來將這些計數(shù)聯(lián)合來檢測在同步中斷間距50和同步字段間距52之間的比例。
同時，定時電路106可以被構(gòu)造來指導(dǎo)對輸入信號更進一步的檢查，并且在這樣的檢查為正的結(jié)果的條件下，生成觸發(fā)脈沖28。因此，例如由于具有在同步字段間距52中的適當(dāng)相對定時的脈沖54，定時電路106可以檢查充分的信號電平變化的存在。如果這樣電平變化是不存在的，同步中斷的檢測被禁止，除數(shù)沒有被更新并且沒有消息被接收。
當(dāng)然，存在許多定時電路106的替換實施例。例如，當(dāng)比特周期21的長度是高度可預(yù)測的，觸發(fā)脈沖的固定定時可以被使用。同時輸入信號其他特征可以被用來校準定時，例如鎖相環(huán)路可能用來將時鐘信號同步到通信信號。通過允許觸發(fā)脈沖的頻率適應(yīng)到輸入信號，有可能將傳輸速度適應(yīng)到需要被傳輸?shù)臄?shù)據(jù)數(shù)量，以致指令處理器100的功率消耗可以被最小化。
圖6顯示可以用作指令處理器100的一個比特寬度的處理器的實施例。指令處理器100包含邏輯單元42，一比特寄存器40，數(shù)據(jù)存儲器44，程序計數(shù)器48和數(shù)據(jù)字存儲器46。邏輯單元42耦合到輸入端14、一比特寄存器40、數(shù)據(jù)存儲器44、程序計數(shù)器48和數(shù)據(jù)字存儲器46。沒有背離本發(fā)明，超過一位的寄存器40可以被提供。程序計數(shù)器48具有一個耦合到指令存儲器102的地址輸入端的輸出端，指令存儲器102依次具有耦合到邏輯單元42的指令輸出端。數(shù)據(jù)字存儲器46耦合到更進一步的處理器12(不顯示)。數(shù)據(jù)存儲器44可以是任何類型。在一個例子中，循環(huán)移位寄存器可能被用作數(shù)據(jù)存儲器，它通過一個步驟在每次數(shù)據(jù)比特被存儲時或在各個時鐘周期內(nèi)移位被存儲的比特的地址。在該情況下它不是為尋址數(shù)據(jù)存儲器44所必需；反而來自預(yù)定地址的數(shù)據(jù)可以被使用。通過使用適當(dāng)?shù)闹芷?，適當(dāng)?shù)臄?shù)據(jù)可以被訪問，在該周期中所需數(shù)據(jù)位于預(yù)定地址。
操作中，指令處理器100執(zhí)行指令序列，該序列使用來自寄存器40、來自輸入端14和/或數(shù)據(jù)存儲器44的一比特操作數(shù)，并且指令處理器100輸出比特到數(shù)據(jù)字存儲器46(從數(shù)據(jù)字存儲器46數(shù)據(jù)字被提供給更進一步的處理器12)。程序計數(shù)器48的內(nèi)容闡明必須被執(zhí)行的指令，以及在各個指令之后正常地被遞增來尋址下一個指令。指令存儲器102供給被尋址的指令給邏輯單元42。邏輯單元42能夠執(zhí)行的指令包括將來自不同來源的一比特數(shù)據(jù)加載到寄存器40的指令、一比特存儲數(shù)據(jù)的存儲指令、諸如來自不同來源的一比特操作數(shù)的與，或和異或指令和有條件的分支指令，通過分支指令中指定的數(shù)量來改變程序計數(shù)器48內(nèi)容。
在脈沖串22中的操作期間來自于指令存儲器102的指令包括從輸入端14讀出的輸入比特的指令和輸出比特到數(shù)據(jù)字存儲器46的指令。一旦數(shù)據(jù)字的所有輸入比特已經(jīng)到達和已經(jīng)被輸出到數(shù)據(jù)字存儲器46，數(shù)據(jù)字存儲器46將數(shù)據(jù)字提供給更進一步的處理器12(不顯示)。計算過的校驗比特可以被添加到數(shù)據(jù)字。原則上，數(shù)據(jù)字的所有比特可能以并行的方式從數(shù)據(jù)字存儲器46提供到更進一步的處理器12，但是串行傳送當(dāng)然也可能用作替換。
一比特寬的操作數(shù)處理器有下列好處，它以相對小的電路為代價提供編程的靈活性。以低處理功率的代價而達成該好處，使得必須執(zhí)行與由多比特操作數(shù)處理器所需的指令數(shù)目比較起來相對多得很多的指令來執(zhí)行具體操作。然而，因為處理遍布脈沖串22，對于各個輸入的比特，僅僅相對小的指令數(shù)量必須在各個脈沖串22的時間內(nèi)被執(zhí)行。因此，有可能用一比特操作數(shù)處理器來可編程地處理輸入的數(shù)據(jù)。
當(dāng)然本發(fā)明不限于使用圖6的可編程一比特操作數(shù)處理器。其他種類的可編程一比特操作數(shù)處理器可以被使用，或甚至使用可編程多比特操作數(shù)處理器，雖然后者可能增加電路的復(fù)雜性。
權(quán)利要求
1.一中數(shù)據(jù)處理設(shè)備，該設(shè)備包括一個輸入端口，用于接收包含時間上連續(xù)的比特的通信信號；一個輸出端口，用于輸出由相應(yīng)比特形成的數(shù)據(jù)字；一個耦合到該輸入端口的可編程處理器電路，每當(dāng)接收一個相應(yīng)比特時，處理器執(zhí)行多個編程的支持所述的接收和/或輸出指令序列，每當(dāng)在執(zhí)行指令序列中的相應(yīng)一個之后，處理器電路掛起操作；一個耦合到該處理器電路的同步電路，每當(dāng)在接收一個相應(yīng)比特的時候，并且除了序列的最后的一個外，在接收一個或多個后面的對數(shù)據(jù)字有貢獻的比特之前，觸發(fā)序列中相應(yīng)一個的執(zhí)行。
2.根據(jù)權(quán)利要求1的數(shù)據(jù)處理設(shè)備，其中可編程處理器被編程來計算累積信息，相當(dāng)于用于形成數(shù)據(jù)字的比特組合的函數(shù)，在接收被執(zhí)行的序列時，各個指令序列被編程來將貢獻添加到一個對應(yīng)比特的累積信息中。
3.根據(jù)權(quán)利要求2的數(shù)據(jù)處理設(shè)備，其中所述的累積信息包括一個或多個校驗比特。
4.根據(jù)權(quán)利要求1的數(shù)據(jù)處理電路，其中處理器電路被構(gòu)造來使用握手信號進行順序指令執(zhí)行，每個指令的執(zhí)行是通過相應(yīng)的請求信號觸發(fā)的，序列中的各個指令的執(zhí)行，除各個序列中最后的指令外，為了序列中的指令的下一個而產(chǎn)生請求信號，同步電路被耦合來為了序列中的指令的開始的一個而應(yīng)用請求信號。
5.根據(jù)權(quán)利要求1的數(shù)據(jù)處理設(shè)備，其中同步電路包含可調(diào)整的定時電路，被安排來在通信信號的轉(zhuǎn)換定時的控制之下調(diào)整觸發(fā)指令序列執(zhí)行的頻率。
6.根據(jù)權(quán)利要求5的數(shù)據(jù)處理設(shè)備，其中可調(diào)整的定時電路被安排來測量放在對數(shù)據(jù)字有貢獻的比特之前的通信信號中的同步間距的持續(xù)時間，并且設(shè)置頻率，該頻率根據(jù)被測量的持續(xù)時間將被用來觸發(fā)指令序列的執(zhí)行。
7.根據(jù)權(quán)利要求6的數(shù)據(jù)處理設(shè)備，其中定時電路被安排來檢測在對數(shù)據(jù)字有貢獻的比特之前的通信信號中的生效部分的存在或不存在，定時電路僅在檢測到生效部分存在時產(chǎn)生觸發(fā)信號。
8.根據(jù)權(quán)利要求1的數(shù)據(jù)處理設(shè)備，其中處理器電路被設(shè)計來僅僅執(zhí)行具有一比特操作數(shù)的指令。
9.一種處理數(shù)據(jù)的方法，該方法包括接收包含在時間上連續(xù)的比特的通信信號；輸出從多個連續(xù)比特導(dǎo)出的數(shù)據(jù)字；每當(dāng)接收一個相應(yīng)比特時，執(zhí)行多個編程的支持接收和/或輸出的指令序列，每當(dāng)在執(zhí)行指令序列中的相應(yīng)一個之后，掛起指令的執(zhí)行；每當(dāng)接收一個相應(yīng)比特的時，和除序列的最后的一個外，在接收一個或多個后面的對數(shù)據(jù)字有貢獻的比特之前，觸發(fā)序列中相應(yīng)一個的執(zhí)行。
全文摘要
數(shù)據(jù)處理設(shè)備接收包含時間上連續(xù)的比特的通信信號。每當(dāng)接收一個相應(yīng)比特時，可編程處理器電路執(zhí)行多個可編程指令序列，用于類似校驗檢查這樣的操作。每當(dāng)在執(zhí)行指令序列中的相應(yīng)一個之后，處理器電路掛起操作。每當(dāng)在接收一個相應(yīng)比特的時候，和除序列的最后的一個外，在接收一個或多個后面的對數(shù)據(jù)字有貢獻的比特之前，同步電路觸發(fā)序列中相應(yīng)一個的執(zhí)行。
文檔編號H04L7/06GK1688985SQ03824247
公開日2005年10月26日 申請日期2003年9月19日 優(yōu)先權(quán)日2002年10月18日
發(fā)明者F·J·克洛斯特斯, P·W·H·休特斯, J·R·貝維魯, H·B·休勒 申請人:皇家飛利浦電子股份有限公司