專利名稱：一種用于測試芯片的虛級聯(lián)延時對齊特性的系統(tǒng)及方法
技術領域：
本發(fā)明涉及通信領域，具體涉及一種用于測試芯片的虛級聯(lián)延時對齊特性的系統(tǒng)及方法。
背景技術：
光通信一開始是為傳送基于電路交換的信息的，所以客戶信號一般是TDM(時分多路復用)的連續(xù)碼流，如PDH(準同步數(shù)字系列)、SDH(同步數(shù)字系列)等。隨著現(xiàn)代數(shù)據(jù)通信的發(fā)展，數(shù)據(jù)信息的傳送量越來越大，日益要求傳輸網(wǎng)絡能夠對寬帶業(yè)務進行傳輸，客戶信號中基于包交換的分組信號的比例逐步增加。然而，SDH的虛容器VC的大小是固定的，且與IP(因特網(wǎng)協(xié)議)或以太網(wǎng)分組信號的大小并不匹配。于是，SDH發(fā)展了VC級聯(lián)的技術，即通過N個VCn的級聯(lián)，可以成為容量為N×VCn的等效容器來使用。級聯(lián)又有相鄰級聯(lián)和虛級聯(lián)兩種方式。相鄰級聯(lián)是在同一個STM-N中，利用N個相鄰的C-4級聯(lián)成為VC-4-Nc，成為一個整體結構進行傳輸；而虛級聯(lián)是將分布在不同STM-N中的VC-4(可能同一路由，也可能不同路由)按級聯(lián)的方法，形成一個虛擬的大結構VC-4-Nv進行傳輸，它將連續(xù)的帶寬分開在獨立的VC中傳輸，在傳輸?shù)慕K點再將這些VC合并在一起得到連續(xù)的帶寬。利用虛級聯(lián)技術只需要發(fā)送端和接收端的設備支持就可實現(xiàn)寬帶業(yè)務的傳輸，并且能夠動態(tài)的分配帶寬，帶寬利用率較高。
如圖1所示，以3個VC-3組成的虛級聯(lián)組為例，圖中上方的圖示為網(wǎng)絡源點處幀的結構，發(fā)端使三個VC-3組合成一幀，凈荷的順序為D1、D2、D3、D4、D5等等；圖中下方的圖示為網(wǎng)絡宿點處的幀的結構，由于3個VC-3在網(wǎng)絡中的傳輸路徑可能不同，導致各個VC-3之間可能出現(xiàn)傳輸時延差，在網(wǎng)絡宿點處幀的凈荷順序已經(jīng)打亂，如下圖接收到的凈荷的順序為D2、D4、D7、D3等。因此要想在宿站點能夠正確的將凈荷數(shù)據(jù)恢復，就必須先對各個虛級聯(lián)的通道進行重新對齊，消除幀之間的延時?，F(xiàn)有的延時對齊方法為采用一個外掛SSRAM(同步接口靜態(tài)隨機存儲器)對數(shù)據(jù)進行緩存，來達到時延對齊的目的。芯片能夠彌補的延時越大，虛級聯(lián)的設備在網(wǎng)絡應用時就更靈活，可以允許虛級聯(lián)組的通道不綁定(走不同路由)，而且可以容忍源宿之間的中間站點就越多。
由于現(xiàn)在設計的芯片允許的延時規(guī)格越來越大，在FPGA(現(xiàn)場可編程門陣列)驗證時，現(xiàn)在還沒有很好的方法可以充分驗證芯片的延時對齊特性。例如，某塊芯片可以支持48幀的延時(48幀x125us/幀＝6ms)，原有的測試方法只能驗證在各幀間延時幾百us情況下，芯片是否正常，無法驗證極端情況下，即在各幀間延時在6ms時，芯片是否正常。
在現(xiàn)有技術中，通常采用以下兩種方法對芯片的延時對齊特性進行驗證1.將一個虛級聯(lián)業(yè)務組的若干通道(如圖中A)在交叉板環(huán)回到支路板(被測設備)下行，剩余的通道(如圖中B)在線路板的光口通過光纖進行環(huán)回，如圖2所示，這樣A、B路之間就會有由于光纖存在引入的延時。
對于一個站點，由于光信號功率在光纖中會逐漸衰減，因此一個站點無中繼的傳輸距離往往是有限的。光纖的延時平均為5us/km，以一個站點支持100公里的無中繼傳輸為例，這樣使用長光纖進行延遲最多能引入的延時為100km×5us/km＝500us。SDH的幀頻為125us/幀，因此從理論上計算出的光纖引入的延遲幀數(shù)為500us÷125us/幀＝4幀。
業(yè)界現(xiàn)在的設備往往是ms級的延遲，而在芯片進行驗證測試時，條件受限，又不可能無限制的使用中繼進行延遲，因此，該方法只能象征性的進行幾幀的延時測試，不能進行延時特性的極限測試。
該方法的一個變形是將B通道信號經(jīng)過光纖環(huán)回后又經(jīng)過交叉板交叉到線路光纖，再反復交叉，這樣，將信號在光纖上“循環(huán)”數(shù)輪后，再交叉到測試設備。這樣雖然能夠引入較多的延時，但由于信號在光纖、線路板、交叉板上的延時難于精確計算，所以難于進行虛級聯(lián)延時對齊的精確測試，該方法還受限與線路板的容量，“循環(huán)”的圈數(shù)不能太多，而且需要配置復雜的交叉網(wǎng)絡。
2.使用多站點進行測試。如圖3所示，虛級聯(lián)的通道由源點經(jīng)過不同的路由到達宿點。依靠業(yè)務在每個站點內(nèi)的處理延時引入虛級聯(lián)不同通道間的延時。如圖中所示，將一個虛級聯(lián)業(yè)務組的若干通道(圖中A)在交叉板環(huán)回到支路板(被測設備)下行，剩余的通道(圖中B)經(jīng)過若干中間站點后環(huán)回。這樣A、B路之間就會有由于中間站點處理引入的延時。
一個站點的業(yè)務從線路的光板下到交叉板，再經(jīng)過交叉板上到線路光板，通過光口發(fā)出。這樣一個站點引入的延時是us級的，因此，如果要引入ms級的延時，就需要搭建數(shù)十個上述站點，在實驗室進行芯片測試時，光是搭建這樣多站點之間的網(wǎng)絡就需要耗費巨大的人力和物力，一旦出現(xiàn)問題，由于整個環(huán)境太復雜，難于定位問題所在。而且由于信號在光纖、線路板、交叉板上的延時難于精確計算，所以很難進行虛級聯(lián)延時對齊的精確測試。

發(fā)明內(nèi)容
本發(fā)明的目的是克服現(xiàn)有技術的上述缺點，提供一種用于測試芯片的虛級聯(lián)延時對齊特性的系統(tǒng)及方法，簡單有效地對芯片的延時對齊特性進行精確的測試。
本發(fā)明提供了一種用于測試芯片的虛級聯(lián)延時對齊特性的系統(tǒng)，其特征在于，所述系統(tǒng)包括至少一個網(wǎng)絡測試儀，用于產(chǎn)生待測試數(shù)據(jù)，并對經(jīng)過所述芯片恢復出的凈荷數(shù)據(jù)進行測試，產(chǎn)生測試結果；至少一個虛級聯(lián)處理裝置，用于處理所述待測試數(shù)據(jù)以形成虛級聯(lián)組，并完成所述虛級聯(lián)組各通道數(shù)據(jù)的發(fā)送和接收；存儲延時裝置，用于引入所述虛級聯(lián)組中不同通道之間的延時；交叉裝置，用于完成所述虛級聯(lián)組的各通道數(shù)據(jù)的轉發(fā)。
所述虛級聯(lián)處理裝置包括虛級聯(lián)發(fā)送裝置，用于處理所述待測試數(shù)據(jù)以形成虛級聯(lián)組，發(fā)送所述虛級聯(lián)組各通道數(shù)據(jù)；虛級聯(lián)接收裝置，將接收的所述虛級聯(lián)組的各通道進行重新對齊，消除幀間延時，恢復凈荷數(shù)據(jù)。
其特征在于，所述存儲延時裝置包括存儲器，用于存儲所述虛級聯(lián)組的各通道數(shù)據(jù)；存儲控制裝置，用于控制所述虛級聯(lián)組的各通道數(shù)據(jù)寫入和讀出所述存儲器的地址。
本發(fā)明還提供了一種利用上述系統(tǒng)實現(xiàn)的測試方法，其特征在于，所述方法包括步驟a、待測試數(shù)據(jù)進行虛級聯(lián)發(fā)送時利用存儲延時裝置引入所述虛級聯(lián)不同通道之間的預定的延時，以獲得存在預定的延時關系的各通道數(shù)據(jù)；
b、對所述存在預定的延時關系的各通道數(shù)據(jù)進行交叉接收，以驗證所述芯片的虛級聯(lián)延時對齊特性。
所述步驟a具體包括將所述待測試數(shù)據(jù)進行處理，形成虛級聯(lián)組；利用存儲延時裝置引入所述虛級聯(lián)組中不同通道之間的預定的延時。
所述利用存儲延時裝置引入所述虛級聯(lián)組中不同通道之間的預定的延時的步驟具體為利用進行延時對齊功能的存儲模塊引入所述虛級聯(lián)組中不同通道之間的預定的延時。
所述利用進行延時對齊功能的存儲模塊引入所述虛級聯(lián)組中不同通道之間的預定的延時的步驟具體包括設定所述存儲模塊中對應于所述虛級聯(lián)組的每個通道的存儲地址；將所述虛級聯(lián)組各通道的數(shù)據(jù)分別存入所述存儲模塊中對應的存儲區(qū)；控制從所述存儲模塊中讀出各通道數(shù)據(jù)的時間，以使所述通道之間產(chǎn)生預定的延時。
所述設定所述存儲模塊中對應于所述虛級聯(lián)組的每個通道的存儲地址的步驟具體包括將所述存儲模塊均分為與所述虛級聯(lián)組最大容許通道相同個數(shù)的存儲空間，使每個存儲空間能存儲一個通道的數(shù)據(jù)；將所述每個存儲空間再劃分為多個存儲區(qū)，使每個存儲區(qū)能存儲所述通道的完整一幀的數(shù)據(jù)。
所述控制從所述存儲模塊中讀出各通道數(shù)據(jù)的時間，以使所述通道之間產(chǎn)生預定的延時的步驟具體包括設定從所述存儲模塊中讀出各通道數(shù)據(jù)的起始地址為不同值，以使讀出的各通道的MFI(復幀指示)指示不同；
通過所述MFI指示獲得所述各通道的預定的延時時間。
所述進行延時對齊功能的存儲模塊包括SSRAM(同步靜態(tài)存儲器)。
利用本發(fā)明，可以在進行ASIC(專用集成電路)芯片的FPGA驗證或FPGA芯片設計時，精確測試芯片的延時對齊特性。不需要搭建復雜的測試網(wǎng)絡，也無需線路板和長光纖，即可使延時測試精確到字節(jié)級，節(jié)省了大量的人力和物力資源。而且，測試時SDH各幀之間的延時可控，易于調(diào)試和定位。


圖1是光網(wǎng)絡傳輸中虛級聯(lián)延時示意圖；圖2是現(xiàn)有技術中利用光纖延時進行芯片延時對齊特性驗證的示意圖；圖3是現(xiàn)有技術中利用站點延時進行芯片延時對齊特性驗證的示意圖；圖4是本發(fā)明方法測試芯片的虛級聯(lián)延時對齊特性的實現(xiàn)原理圖；圖5是本發(fā)明方法中在發(fā)送方向利用存儲延時裝置引入不同通道之間延時的原理圖；圖6是對應于圖5所示的存儲器中的數(shù)據(jù)存取示意圖；圖7是一個SDH幀結構示意圖；圖8是圖7所示的SDH幀結構的凈負荷區(qū)域的通道開銷(POH)中各字節(jié)的安排示意圖；圖9是本發(fā)明實施例用于測試芯片的虛級聯(lián)延時對齊特性的系統(tǒng)結構示意圖。
具體實施例方式
為了使本技術領域的人員更好地理解本發(fā)明，下面結合附圖和實施方式對本發(fā)明作進一步的詳細說明。
虛級聯(lián)是將分布在不同STM-N中的VC-4(可能同一路由，也可能不同路由)按級聯(lián)的方法，形成一個虛擬的大結構VC-4-Xv進行傳輸。虛級聯(lián)由于每個VC-4的傳輸路徑可能不同，導致各個VC-4之間可能出現(xiàn)傳輸時延差。為了在網(wǎng)絡宿點處接收時能夠正確恢復凈荷數(shù)據(jù)，通常采用外掛存儲芯片(比如，SSRAM)對數(shù)據(jù)進行緩存，使各虛級聯(lián)的通道進行重新對齊，消除幀之間的延時。本發(fā)明即是對此類芯片的虛級聯(lián)延時對齊特性提供一種測試系統(tǒng)及測試方法。
在本發(fā)明中，利用存儲機制引入虛級聯(lián)各通道之間的延時。參照圖4，圖4是本發(fā)明方法測試芯片的虛級聯(lián)延時對齊特性的實現(xiàn)原理圖。虛級聯(lián)設計在數(shù)據(jù)接收側利用外掛存儲芯片進行延時對齊，在本發(fā)明中，利用這種存儲芯片(通常為SSRAM)在數(shù)據(jù)發(fā)送側造成虛級聯(lián)的各個通道在向交叉板發(fā)送時就有一定的延時，這種延時可以根據(jù)芯片的規(guī)格達到ms級。例如，華為的PL533芯片可以支持48幀(48幀×125us/幀＝6ms)的延時。這樣，就可以方便地對不同延時規(guī)格芯片的延時對齊特性進行準確的測試。下面參照圖5和圖6對此做詳細說明參照圖5，圖5是本發(fā)明方法中在發(fā)送方向利用存儲延時裝置引入不同通道之間延時的原理圖。圖中，虛級聯(lián)發(fā)送裝置是待驗證設計的被測設備發(fā)送方向的原有裝置，CPU接口邏輯和讀寫地址控制器是為了引入延時而新增加的模塊，在本發(fā)明系統(tǒng)中集成為存儲控制裝置。接收方向的虛級聯(lián)接收裝置與待驗證設計的被測設備接收方向的原有裝置相同。存儲器可以采用與被測設備接收方向的外掛存儲器件相同規(guī)格的SSRAM。虛級聯(lián)發(fā)送裝置按照G.707協(xié)議中虛級聯(lián)的規(guī)定將數(shù)據(jù)映射進一個虛級聯(lián)組，一個虛級聯(lián)組通常包含若干個SDH通道，如可以將一路GE(千兆以太業(yè)務)映射進8個STM-1通道，這8個STM-1組成了一個虛級聯(lián)組。
本技術領域人員知道，同步數(shù)字體系SDH采用的信息結構等級稱為同步傳送模塊STM-N(N＝1，4，16，64)，最基本的模塊為STM-1。在一個STM-1幀結構中，包含了9行，每一行的長度為270字節(jié)，整個幀結構由段開銷區(qū)、凈負荷區(qū)和管理單元指針區(qū)三部分組成，如圖7所示。其中段開銷區(qū)主要用于網(wǎng)絡的運行、管理、維護及指配，以保證信息能夠正常靈活地傳送，它又分為再生段開銷(RSOH)和復用段開銷(MSOH)；管理單元指針(AU PTR)用來指示凈負荷區(qū)域內(nèi)的信息首字節(jié)在STM-1幀內(nèi)的準確位置，以便接收時能正確分離凈負荷。凈負荷區(qū)域用來存放用于信息業(yè)務的比特和少量的用于通道維護管理的通道開銷(POH)字節(jié)，POH中各字節(jié)的安排如圖8所示。其功能如下J1用于跟蹤通道連接狀態(tài)，在J1中重復發(fā)送高階通道接入點識別符，以使接收終端能根據(jù)J1確認與發(fā)送終端處于連接狀態(tài)。
B3通道誤碼監(jiān)測。
C2信號指示標記，標明VC中映射的是ATM信元、FDDI、MAN還是某種PDH信號。
G1通道狀態(tài)字節(jié)。
H4TU位置指示字節(jié)，指示當前TU幀在TU復幀中的位置。
Z3～Z5分別為復接段和通道段備用字節(jié)。
SDH的幀傳輸時按由左到右，由上到下的順序排成串型碼流依次傳輸，STM-1的每幀傳輸時間為125us，每秒傳輸8000幀(1/(125×10-6))。
虛級聯(lián)發(fā)送裝置處理后的各個通道之間的H4字節(jié)的MFI(復幀指示)值相同的幀處在時間軸的相同位置，在存入SSRAM時各路是對齊的。將SSRAM的存儲空間均分給每個通道，每個通道占有相同大小的一個存儲區(qū)間，設芯片一個虛級聯(lián)最大可以為n個通道，則將SSRAM存儲區(qū)均分為n份，每份存儲一個通道的數(shù)據(jù)；設芯片支持m幀的延時對齊，再將每個存儲區(qū)間再分為m小塊，每小塊的大小保證能存儲設計中要求的通道完整的一幀數(shù)據(jù)，如設計中的通道是指STM-1，則每小塊的存儲區(qū)必需能存一個STM-1幀的數(shù)據(jù)，即270×9個字節(jié)。
如圖6所示，每個通道經(jīng)過虛級聯(lián)處理后已經(jīng)定幀的數(shù)據(jù)分別存在每個通道對應的存儲區(qū)。將每路通道的數(shù)據(jù)(圖中為STM-1)在SSRAM中的地址稱為絕對地址，每路的起始地址稱為基地址，絕對地址與基地址的差值稱為相對地址。由于虛級聯(lián)的各個通道的幀序列之間MFI相同的幀(屬于不同的STM-1)在虛級聯(lián)發(fā)送裝置中是同一時刻生成，因此它們在每個通道的存儲區(qū)域內(nèi)的相對地址也是相同的，只是基地址不同。在CPU接口邏輯定義n個寄存器，寄存器定義為各路上電復位后的SSRAM讀地址值。通過CPU接口邏輯將每個通道上電復位后的讀起始地址設置為不同值，由于讀起始地址不同，SSRAM控制器產(chǎn)生的各個通道的讀地址也不相同，從而從SSRAM讀出的各個通道數(shù)據(jù)是SSRAM入口在不同時刻寫入的值，這樣讀出的各個通道H4字節(jié)的MFI指示就不同，MFI指示表明了各個幀之間的延時關系，MFI也可以看成是一個幀計數(shù)器，某一幀的MFI值總是上一幀的值加1。對于SDH這樣的同步系統(tǒng)，每幀所占的時隙都是相同的。MFI標識幀序列的先后順序，實際上也就是標識了時間的先后順序。因此，接收端可以通過MFI之間值的差別判斷從不同路徑傳來的幀之間時延差的大小。這樣在SSRAM出口各個通道的數(shù)據(jù)沒有對齊，等效于各個通道之間存在了一定的延時關系，只不過這個延時是靠SSRAM存儲來實現(xiàn)的，而不是通常網(wǎng)絡上各個通道經(jīng)過不同路由導致的，但從接收方向來看，兩者是完全等效的。接收端計算出時延之后就可以將有著不同時延的幀再次同步。
一個本發(fā)明的完整的測試系統(tǒng)如圖9所示，其中，被測設備A中包含了虛級聯(lián)發(fā)送裝置，被測設備B中包含了虛級聯(lián)接收裝置，當然也可以使用被測設備同一塊虛級聯(lián)處理裝置單板中的發(fā)送裝置完成待測試數(shù)據(jù)的虛級聯(lián)處理，形成虛級聯(lián)組，發(fā)送所述虛級聯(lián)組各通道數(shù)據(jù)，使用接收裝置完成虛級聯(lián)組各通道數(shù)據(jù)的接收，并通過接收裝置中的外掛芯片將接收的述虛級聯(lián)組各通道進行重新對齊，消除幀間延時，恢復凈荷數(shù)據(jù)。通過前面所述的方法，由網(wǎng)絡測試儀1產(chǎn)生的待測試數(shù)據(jù)經(jīng)過被測設備A進行虛級聯(lián)處理后，然后由存儲延時裝置引入虛級聯(lián)的各通道之間的延時，而且通過存儲延時裝置中的讀/寫地址控制器控制讀取各通道幀數(shù)據(jù)的初始地址實現(xiàn)對引入延時的精確控制。引入延時的各通道發(fā)送到交叉裝置，通過交叉裝置進行相同路由的交叉，即完成從被測設備A到被測設備B的數(shù)據(jù)轉發(fā)。這樣，交叉裝置不會引入各通道幀間的延時，在被測設備B處即可通過網(wǎng)絡測試儀2驗證虛級聯(lián)延時對齊特性是否正確。當然，也可以使用網(wǎng)絡測試儀1對被測設備B處的測試數(shù)據(jù)進行測試。
為了使本技術領域人員更直觀地了解本發(fā)明，現(xiàn)舉例如下以虛級聯(lián)共有8個VC-4通道為例，將發(fā)送方向的STM-1的幀(已含有虛級聯(lián)信息)存入SSRAM。每個STM-1分地址存儲，在每個STM-1內(nèi)，不同時刻的幀(H4字節(jié)MFI值不同)按MFI值存在不同地址。例如如果芯片規(guī)格是支持6ms(48幀)的延時，SSRAM地址空間為256K(0x00000～0x3FFFF)，每個STM-1對應的地址空間為32K，對于每個STM-1可以保存53.9幀，選擇48幀即可(對應補償延時為6ms)。SSRAM的數(shù)據(jù)線寬度為32位，一個地址空間可以存儲4個字節(jié)，因此存儲一幀STM-1(270*9個字節(jié))需要608(0x260)個地址空間。分配640(0x280)個地址空間給一個STM-1幀，那么48個STM-1幀總共需要30720個地址空間(小于32K)。
所以SSRAM的地址分配如下0x00000～0x07FFF第一路STM-1存儲對應的地址空間。
其中每幀占據(jù)的空間為0x280，所以第n(n＜＝47)幀占據(jù)的地址空間為(0x280*n，0x280*(n+1)-1)，其中只有(0x280*n，0x280*n+0x260)為有效存貯地址。例如，前五幀VC4的地址空間為0x00000～0x00260，0x00280～0x004e0，0x00500～0x00760，0x00780～0x009e0，0x00A00～0x00C60。
同理，第二至第八路STM-1存儲對應的地址空間為0x08000～0x0FFFF，0x10000～0x17FFF，0x18000～0x1FFFF，0x20000～0x27FFF，0x28000～0x2FFFF，0x30000～0X37FFF，0x38000～0x3FFFF。
可以在電路中定義8個寄存器，對應為8路STM-1的上電復位后SSRAM的讀初值地址值。例如，可以利用MPI接口(消息傳遞接口)控制每個STM-1的讀起始地址，將8個寄存器設置為第一路STM-1上電復位后的讀初始地址值0x00000；第二路STM-1上電復位后的讀初始地址值0x08000+0x00280；第三路STM-1上電復位后的讀初始地址值0x10000+0x00500；第四路STM-1上電復位后的讀初始地址值0x18000+0x00780；第五路STM-1上電復位后的讀初始地址值0x20000+0x00a00；第六路STM-1上電復位后的讀初始地址值0x28000+0x00c80；第七路STM-1上電復位后的讀初始地址值0x30000+0x00e00；第八路STM-1上電復位后的讀初始地址值0x38000+0x01080；上電復位，芯片開始工作后，每路STM-1的讀地址就在上述的初始值上順次增加。這樣，從SSRAM讀出的8路STM-1的幀序列之間的H4字節(jié)的MFI不同，在交叉裝置上進行相同路由的交叉后，被測設備B接收數(shù)據(jù)。在被測設備B接收數(shù)據(jù)時，由于同時接收到的第一路和第八路STM-1的MFI值相差為8，就認為8個通道之間的最大延時有8幀(即125usx8)。這樣就可以通過改變寄存器的設置值充分測試被測設備B接收方向虛級聯(lián)處理裝置中芯片的延時對齊特性了。
雖然通過實施例描繪了本發(fā)明，本領域普通技術人員知道，本發(fā)明有許多變形和變化而不脫離本發(fā)明的精神，希望所附的權利要求包括這些變形和變化而不脫離本發(fā)明的精神。
權利要求
1.一種用于測試芯片的虛級聯(lián)延時對齊特性的系統(tǒng)，其特征在于，所述系統(tǒng)包括至少一個網(wǎng)絡測試儀，用于產(chǎn)生待測試數(shù)據(jù)，并對經(jīng)過所述芯片恢復出的凈荷數(shù)據(jù)進行測試，產(chǎn)生測試結果；至少一個虛級聯(lián)處理裝置，用于處理所述待測試數(shù)據(jù)以形成虛級聯(lián)組，并完成所述虛級聯(lián)組各通道數(shù)據(jù)的發(fā)送和接收；存儲延時裝置，用于引入所述虛級聯(lián)組中不同通道之間的延時；交叉裝置，用于完成所述虛級聯(lián)組的各通道數(shù)據(jù)的轉發(fā)。
2.如權利要求1所述的芯片虛級聯(lián)延時對齊特性的測試系統(tǒng)，其特征在于，所述虛級聯(lián)處理裝置包括虛級聯(lián)發(fā)送裝置，用于處理所述待測試數(shù)據(jù)以形成虛級聯(lián)組，發(fā)送所述虛級聯(lián)組各通道數(shù)據(jù)；虛級聯(lián)接收裝置，將接收的所述虛級聯(lián)組的各通道進行重新對齊，消除幀間延時，恢復凈荷數(shù)據(jù)。
3.如權利要求1所述的芯片虛級聯(lián)延時對齊特性的測試裝置，其特征在于，所述存儲延時裝置包括存儲器，用于存儲所述虛級聯(lián)組的各通道數(shù)據(jù)；存儲控制裝置，用于控制所述虛級聯(lián)組的各通道數(shù)據(jù)寫入和讀出所述存儲器的地址。
4.一種利用權利要求1所述系統(tǒng)實現(xiàn)的測試方法，其特征在于，所述方法包括步驟a、待測試數(shù)據(jù)進行虛級聯(lián)發(fā)送時利用存儲延時裝置引入所述虛級聯(lián)不同通道之間的預定的延時，以獲得存在預定的延時關系的各通道數(shù)據(jù)；b、對所述存在預定的延時關系的各通道數(shù)據(jù)進行交叉接收，以驗證所述芯片的虛級聯(lián)延時對齊特性。
5.如權利要求4所述的芯片虛級聯(lián)延時對齊特性的測試方法，其特征在于，所述步驟a具體包括將所述待測試數(shù)據(jù)進行處理，形成虛級聯(lián)組；利用存儲延時裝置引入所述虛級聯(lián)組中不同通道之間的預定的延時。
6.如權利要求5所述的芯片虛級聯(lián)延時對齊特性的測試方法，其特征在于，所述利用存儲延時裝置引入所述虛級聯(lián)組中不同通道之間的預定的延時的步驟具體為利用進行延時對齊功能的存儲模塊引入所述虛級聯(lián)組中不同通道之間的預定的延時。
7.如權利要求6所述的芯片虛級聯(lián)延時對齊特性的測試方法，其特征在于，所述利用進行延時對齊功能的存儲模塊引入所述虛級聯(lián)組中不同通道之間的預定的延時的步驟具體包括設定所述存儲模塊中對應于所述虛級聯(lián)組的每個通道的存儲地址；將所述虛級聯(lián)組各通道的數(shù)據(jù)分別存入所述存儲模塊中對應的存儲區(qū)；控制從所述存儲模塊中讀出各通道數(shù)據(jù)的時間，以使所述通道之間產(chǎn)生預定的延時。
8.如權利要求7所述的芯片虛級聯(lián)延時對齊特性的測試方法，其特征在于，所述設定所述存儲模塊中對應于所述虛級聯(lián)組的每個通道的存儲地址的步驟具體包括將所述存儲模塊均分為與所述虛級聯(lián)組最大容許通道相同個數(shù)的存儲空間，使每個存儲空間能存儲一個通道的數(shù)據(jù)；將所述每個存儲空間再劃分為多個存儲區(qū)，使每個存儲區(qū)能存儲所述通道的完整一幀的數(shù)據(jù)。
9.如權利要求7所述的芯片虛級聯(lián)延時對齊特性的測試方法，其特征在于，所述控制從所述存儲模塊中讀出各通道數(shù)據(jù)的時間，以使所述通道之間產(chǎn)生預定的延時的步驟具體包括設定從所述存儲模塊中讀出各通道數(shù)據(jù)的起始地址為不同值，以使讀出的各通道的MFI(復幀指示)指示不同；通過所述MFI指示獲得所述各通道的預定的延時時間。
10.如權利要求9所述的芯片虛級聯(lián)延時對齊特性的測試方法，其特征在于，所述進行延時對齊功能的存儲模塊包括SSRAM(同步靜態(tài)存儲器)。
全文摘要
本發(fā)明公開了一種用于測試芯片的虛級聯(lián)延時對齊特性的系統(tǒng)，該系統(tǒng)包括至少一個網(wǎng)絡測試儀、至少一個虛級聯(lián)處理裝置、存儲延時裝置及交叉裝置。在進行芯片的虛級聯(lián)延時對齊特性的測試時，利用存儲延時裝置引入虛級聯(lián)組中不同通道之間的延時。利用本發(fā)明，可以在進行ASIC(專用集成電路)芯片的FPGA(現(xiàn)場可編程門陣列)驗證或FPGA芯片設計時，精確測試芯片的延時對齊特性。而且，測試時SDH(同步數(shù)字系列)各幀之間的延時可控，易于調(diào)試和定位。
文檔編號H04L12/26GK1619327SQ20031011672
公開日2005年5月25日 申請日期2003年11月18日 優(yōu)先權日2003年11月18日
發(fā)明者李小波 申請人:華為技術有限公司