專利名稱：一種時鐘信號測試方法及裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電子或通信領(lǐng)域的測試技術(shù)，尤其涉及一種時鐘信號測試方法及裝置。
背景技術(shù)：
時鐘源是指能夠輸出電壓或者電流隨時間周期性變化信號的信號源電路。在通信領(lǐng)域中，時鐘信號在設(shè)備之間的通信中起著非常重要的作用，因此，經(jīng)常需要對時鐘進(jìn)行測試和監(jiān)控。時鐘測試是指通過直接或者間接的手段對時鐘源產(chǎn)生的信號隨時間的變化規(guī)律進(jìn)行定量測試。常見的測試指標(biāo)包括單不限于頻率測試、占空比測試、周期測試、抖動測試。
在現(xiàn)有技術(shù)中，對時鐘信號的測試主要有以下幾種方式方式一、參閱圖1所示，直接將被測時鐘源的輸出信號用測試點(diǎn)引出，在被測單元外部連接儀器進(jìn)行頻率、占空比等指標(biāo)測試。
這種方法雖然簡單，但存在以下缺點(diǎn)1、在時鐘信號上設(shè)置測試點(diǎn)將導(dǎo)致時鐘信號通路的阻抗不連續(xù)，對時鐘信號的質(zhì)量造成不良影響，影響后級電路的正常工作，而解決此方面的問題將提高成本。
2、由于對時鐘進(jìn)行測試時必須使測試點(diǎn)可接觸，因而決定了該方法不能在系統(tǒng)正常運(yùn)行的情況下進(jìn)行應(yīng)用，不能用于系統(tǒng)的在線測試。
3、接觸測試點(diǎn)的儀器探頭以及儀器的阻抗特性會對時鐘信號造成影響，影響測試的準(zhǔn)確性。
4、無法測得時鐘進(jìn)入器件后的信號狀態(tài)。
方式二、參閱圖2所示，對于能夠?qū)伟迳系臅r鐘能夠引入到可編程邏輯芯片的電路，在可編程邏輯芯片內(nèi)部設(shè)計(jì)時鐘檢測電路對時鐘源進(jìn)行測試，即利用本板邏輯芯片進(jìn)行時鐘信號自檢。
這種方式存在以下缺點(diǎn)1、僅能對時鐘信號進(jìn)行粗測，檢測時鐘信號的有無，無法檢測出頻率微弱偏離正常值的實(shí)效模式，如果要實(shí)現(xiàn)這些檢測，被測單元硬件成本將大大增加。
2、實(shí)現(xiàn)時鐘信號占空比測試會占用大量邏輯資源，而且還將提高單板成本。
方式三、利用JTAG測試儀配合對應(yīng)的測試軟件對時鐘信號進(jìn)行連續(xù)采樣來時鐘信號進(jìn)行測試。(JTAG為遵循IEEE1149.1標(biāo)準(zhǔn)的邊界掃描測試方法的簡稱，請參見“IEEE Standard Test Access Port and Boundary-Scan Architecture.IEEEStd1149.1-1990”)這種方式存在以下缺點(diǎn)1、利用JTAG測試儀的連續(xù)采樣功能對時鐘信號進(jìn)行測試的精度低。
2、由于采樣速度無法提高，從而不能測知時鐘頻率的微小變化。
3、無法正確測試頻率高于測試時鐘(TCK)頻率的時鐘信號頻率和占空比。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種時鐘信號測試方法及裝置，以解決現(xiàn)有技術(shù)中測試時鐘信號時存在精度低、無法正確測試頻率高于測試時鐘頻率的時鐘信號頻率和占空比的問題。
為解決以上問題，本發(fā)明提供下述技術(shù)方案一種時鐘信號測試方法，該方法采用聯(lián)合測試行動小組(JTAG)時鐘測試儀對時鐘進(jìn)行測試，包括步驟A、將已知頻率的被測時鐘信號輸入具有JTAG掃描單元的器件管腳作為測試數(shù)據(jù)輸入(TDI)；B、產(chǎn)生測試時鐘并驅(qū)動JTAG測試通道口(TAP)控制器對JTAG鏈進(jìn)行掃描；C、通過移位寄存器接收有效的測試數(shù)據(jù)輸出(TDO)并對該有效數(shù)據(jù)計(jì)數(shù)；D、根據(jù)計(jì)數(shù)值從移位寄存器內(nèi)提取有效數(shù)據(jù)，并從該有效數(shù)據(jù)內(nèi)對應(yīng)于被測時鐘的一個時鐘周期的所有數(shù)字中分別獲得數(shù)字“0”和“1”的數(shù)量；以及E、根據(jù)數(shù)字“0”、“1”的數(shù)量計(jì)算出被測時鐘信號的占空比，或/和根據(jù)數(shù)字“0”、“1”的數(shù)量以及移位寄存器的時鐘頻率計(jì)算出被測時鐘信號的頻率。
所述移位寄存器內(nèi)相當(dāng)于被測時鐘的一個時鐘周期的所有數(shù)字是指以第一“01”為起始標(biāo)志，以下一個“01”為結(jié)束標(biāo)志之間的所有數(shù)字。
步驟E中的被測時鐘信號的頻率是根據(jù)下述公式計(jì)算出的fx=12(kf0+k2f02+4×f0n)]]>其中k=INT(fxf0)]]>n＝A0+A1+2，A0和A1分別為數(shù)字“0”和“1”的數(shù)量，f0為移位寄存器的時鐘頻率。
在步驟E中計(jì)算得到被測時鐘頻率后，還包括步驟根據(jù)被測時鐘步驟和已知頻率檢測出時鐘信號偏離正常范圍的失效模塊。
步驟E中根據(jù)數(shù)字“0”、“1”的數(shù)量計(jì)算出被測時鐘信號的占空比具體為根據(jù)下述公式計(jì)算占空比公式為D=A1+1n]]>其中D為占空比；n＝A0+A1+2，A0和A1分別為數(shù)字“0”和“1”的數(shù)量。
所述被測時鐘信號為多路，由JTAC時鐘測試儀產(chǎn)生的譯碼信號控制對每一路進(jìn)行測試。
一種JTAC時鐘測試儀，包括基準(zhǔn)時鐘源，用于提供滿足測試要求的時鐘信號；譯碼控制電路，與所述基準(zhǔn)時鐘單元連接，用于產(chǎn)生測試時鐘(TCK)信號和時鐘測試單元的選擇信號；時鐘測試單元，與所述譯碼控制電路連接，在所述選擇信號的控制下接收J(rèn)TAC鏈的測試數(shù)據(jù)輸出(TDO)；JTAG狀態(tài)控制器，在時鐘信號控制下輸出測試模塊選擇(TMS)信號。
其中所述譯碼控制電路包括二分頻器，與基準(zhǔn)時鐘源的輸出連接，將該基準(zhǔn)時鐘源的輸出信號進(jìn)行二分頻產(chǎn)生測試時鐘信號；計(jì)數(shù)器，用于對二分頻器產(chǎn)生的測試時鐘計(jì)數(shù)，以對應(yīng)被測時鐘在JTAC掃描鏈中的位置；譯碼器，對計(jì)數(shù)器的輸出值進(jìn)行譯碼，以控制測試單元接收指定的被測時鐘信號的TDO；所述時鐘測試單元包括移位寄存器，用于接收TDO并移位；計(jì)數(shù)器，對所述移位寄存器接收的TDO進(jìn)行計(jì)數(shù)，以根據(jù)計(jì)數(shù)值從所述移位寄存器中提取有效的TDO；邏輯控制器，根據(jù)基準(zhǔn)時鐘源的輸出信號、譯碼器的輸出信號和測試時鐘信號產(chǎn)生移位寄存器的時鐘信號。
所述的時鐘測試單元為多個，由譯碼器的各輸出端分別進(jìn)行控制。
本發(fā)明具有以下有益效果1、直接利用板上的器件實(shí)現(xiàn)測試，不需要增加測試點(diǎn)，對時鐘信號不會造成不良影響。
2、可以在單板正常工作的狀態(tài)下對單板時鐘進(jìn)行測試，測試對單板工作不造成任何影響，可以實(shí)現(xiàn)在線測試。
3、能夠檢測出時鐘信號微弱偏離正常范圍的失效模式，以及能夠?qū)崿F(xiàn)時鐘占空比測試。
4、測得的信號真實(shí)反映進(jìn)入芯片后的時鐘信號指標(biāo)。
5、可以同時對多路時鐘進(jìn)行測試，無需增加被測單元硬件成本。
6、可以測試時鐘頻率高于JTAG TCK信號頻率的時鐘信號。


圖1為現(xiàn)有技術(shù)中采用引出測試點(diǎn)進(jìn)行時鐘源頻率測試的示意圖；圖2為現(xiàn)有技術(shù)中利用板上邏輯電波進(jìn)行時鐘信號檢測的示意圖；圖3為本發(fā)明的時鐘測試示意圖；圖4A、圖4B為JTAC時鐘測試儀的測試電路原理圖。
具體實(shí)施例方式
參閱圖3所示，將頻率已知的被測時鐘信號輸入到具有JTAG掃描單元的器件管腳上，被測時鐘信號作為測試數(shù)據(jù)輸入(TDI)，JTAC時鐘測試儀通過JTAG接口與JTAC掃描鏈連接，時鐘測試在時鐘測試邏輯的控制下完成，時鐘測試的參考源為JTAG時鐘測試儀自帶的高精度基準(zhǔn)時鐘源。
參閱圖4A所示，JTAG測試儀的電路部分包括(1)譯碼控制電路與基準(zhǔn)時鐘單元連接，用于產(chǎn)生測試時鐘(TCK)信號和時鐘測試單元的選擇信號。譯碼控制電路包括二分頻器、計(jì)數(shù)器和譯碼器。
二分頻器，與基準(zhǔn)時鐘源的輸出連接，將該基準(zhǔn)時鐘源的輸出信號進(jìn)行二分頻產(chǎn)生測試時鐘信號；計(jì)數(shù)器B，用于對TCK時鐘個數(shù)進(jìn)行計(jì)數(shù)，以確定當(dāng)前掃描鏈的狀態(tài)。
譯碼器，對計(jì)數(shù)器的輸出值進(jìn)行譯碼，根據(jù)計(jì)數(shù)器的輸出確定當(dāng)前掃描鏈的狀態(tài)，輸出TDO數(shù)據(jù)有效指示信號到與掃描鏈中特定被測時鐘信號對應(yīng)的時鐘測試單元。
(2)JTAG狀態(tài)控制器在時鐘信號控制下輸出測試模塊選擇(TMS)信號。
(3)時鐘測試單元與譯碼控制電路連接，在譯碼電路的選擇信號的控制下接收J(rèn)TAC掃描鏈的測試數(shù)據(jù)輸出(TDO)。時鐘測試單元包括移位寄存器、計(jì)數(shù)器和邏輯控制器。
移位寄存器，用于接收TDO并移位。
計(jì)數(shù)器，對移位寄存器接收的TDO進(jìn)行計(jì)數(shù)，以根據(jù)計(jì)數(shù)值從所述移位寄存器中提取有效的TDO。
邏輯控制器，根據(jù)基準(zhǔn)時鐘源的輸出信號、譯碼器的輸出信號和測試時鐘信號產(chǎn)生移位寄存器的時鐘信號，同時作為計(jì)數(shù)器的計(jì)數(shù)輸入。
參閱圖4B，在JTAC測試儀中，時鐘測試單元可以為多個，由譯碼器的各輸出端分別進(jìn)行控制，以對多路時鐘信號進(jìn)行測試。
測試系統(tǒng)的工作原理為JTAG狀態(tài)控制邏輯在時鐘基準(zhǔn)的驅(qū)動下，首先設(shè)置JTAG測試通道口(TAP)控制器為復(fù)位狀態(tài)，而后循環(huán)按照選擇數(shù)據(jù)寄存器-掃描(Select DR-Scan)→俘獲數(shù)據(jù)寄存器(Capture DR)→移位寄存器(ShiftDR)(執(zhí)行N個周期，N為掃描鏈長)→退出1-數(shù)據(jù)寄存器(Exit 1-DR)→選擇數(shù)據(jù)寄存器-掃描(Select DR-Scan)的順序?qū)TAG鏈進(jìn)行控制。在除了Shift DR以外的狀態(tài)計(jì)數(shù)器異步復(fù)位端都保持有效狀態(tài)，計(jì)數(shù)器負(fù)責(zé)對TCK進(jìn)行計(jì)數(shù)，以確定當(dāng)前掃描鏈的狀態(tài)。譯碼器則根據(jù)計(jì)數(shù)器的值，輸出TDO數(shù)據(jù)有效的指示信號。，例如假設(shè)從TDI端數(shù)起第5個JTAG掃描單元對應(yīng)的管腳連接到被測時鐘信號，則當(dāng)譯碼器的Y5有效時，指示對應(yīng)于該時鐘管腳信號的數(shù)據(jù)當(dāng)前正出現(xiàn)在TDO管腳上。時鐘測試單元在基準(zhǔn)時鐘的驅(qū)動下，在譯碼器輸出有效指示信號的條件下將TDO的電平狀態(tài)送到移位寄存器保存。經(jīng)過數(shù)個時鐘基準(zhǔn)周期后，當(dāng)計(jì)數(shù)器C的為N時，寄存器內(nèi)有N個有效數(shù)據(jù)，其格式如“00001111111000000111111”的形式。以第一個“01”為啟始標(biāo)志，下一個“01”為結(jié)束標(biāo)志，計(jì)數(shù)其間“0”和“1”的個數(shù)A0、A1(不包含起始和結(jié)束標(biāo)志)，由于“1”表示采樣的到的信號為高電平，“0”表示采樣到的信號為低電平，由于采樣的速率是已知的，通過計(jì)數(shù)“0”和“1”的個數(shù)，就可以得到采樣信號高低電平的周期，再根據(jù)一定的公式，就可以計(jì)算得到被測時鐘信號的頻率。令n＝A0+A1+2，則可以得到被測時鐘的頻率為fx=12(kf0+k2f02+4×f0n)]]>....式1，式中k=INT(fxf0)]]>，fx為被測時鐘頻率，f0為移位寄存器的時鐘頻率。
而占空比則為D=A1+1n]]>....式2，采用此種測試方法，可以p=fxf0-INT(fxf0)(fxf0∉N)]]>為分辨率測得被測時鐘周期的變化，實(shí)際使用時根據(jù)fx適當(dāng)選取f0使得 可以滿足對時鐘質(zhì)量的測試需求。設(shè)fx的值為fx±Δfx，當(dāng)Δfx＞f0時則式1中的k成為非常數(shù)，fx無法求解，因此本發(fā)明被測時鐘的頻率必須已知，且其變化Δf量必須滿足Δf＜f0，否則時鐘頻率無法測得。但是占空比的計(jì)算并不受此限制。上述計(jì)算結(jié)果由時鐘測試電路以外的電路部分，根據(jù)計(jì)數(shù)器B、C的值以及移位寄存器中的數(shù)據(jù)，由CPU或者人工計(jì)算得出。
根據(jù)已知的被時鐘信號頻率和測試所得到的頻率可以檢測出時鐘信號偏離正常范圍的失效模塊。
由于本發(fā)明是利用被測時鐘與基準(zhǔn)時鐘相位差周期性的變化規(guī)律來對被測時鐘信號進(jìn)行檢測，被檢測量為相位差變化的周期，與被測時鐘頻率無關(guān)，因此被測信號的頻率可以高于TCK時鐘信號頻率。
從上述測試方法可知，本發(fā)明具有以下特點(diǎn)直接利用板上的器件實(shí)現(xiàn)測試，不需要增加測試點(diǎn)，對時鐘信號不會造成不良影響；可以在單板正常工作的狀態(tài)下對單板時鐘進(jìn)行測試，測試對單板工作不造成任何影響，可以實(shí)現(xiàn)在線測試；能夠檢測出時鐘信號微弱偏離正常范圍的失效模式，以及能夠?qū)崿F(xiàn)時鐘占空比測試；測得的信號真實(shí)反映進(jìn)入芯片后的時鐘信號指標(biāo)；可以同時對多路時鐘進(jìn)行測試，無需增加被測單元硬件成本；可以測試時鐘頻率高于JTAG TCK信號頻率的時鐘信號。
權(quán)利要求
1.一種時鐘信號測試方法，該方法采用聯(lián)合測試行動小組(JTAG)時鐘測試儀對時鐘進(jìn)行測試；其特征在于包括步驟A、將已知頻率的被測時鐘信號輸入具有JTAG掃描單元的器件管腳作為測試數(shù)據(jù)輸入(TDI)；B、產(chǎn)生測試時鐘并驅(qū)動JTAG測試通道口(TAP)控制器對JTAG鏈進(jìn)行掃描；C、通過移位寄存器接收有效的測試數(shù)據(jù)輸出(TDO)并對該有效數(shù)據(jù)計(jì)數(shù)；D、根據(jù)計(jì)數(shù)值從移位寄存器內(nèi)提取有效數(shù)據(jù)，并從該有效數(shù)據(jù)內(nèi)對應(yīng)于被測時鐘的一個時鐘周期的所有數(shù)字中分別獲得數(shù)字“0”和“1”的數(shù)量；以及E、根據(jù)數(shù)字“0”、“1”的數(shù)量計(jì)算出被測時鐘信號的占空比，或/和根據(jù)數(shù)字“0”、“1”的數(shù)量以及移位寄存器的時鐘頻率計(jì)算出被測時鐘信號的頻率。
2.如權(quán)利要求1所述的方法，其特征在于，所述移位寄存器內(nèi)相當(dāng)于被測時鐘的一個時鐘周期的所有數(shù)字是指以第一“01”為起始標(biāo)志，以下一個“01”為結(jié)束標(biāo)志之間的所有數(shù)字。
3.如權(quán)利要求1所述的方法，其特征在于，步驟E中的被測時鐘信號的頻率是根據(jù)下述公式計(jì)算出的fx=12(kf0+k2f02+4×f0n)]]>其中k=INT(fxf0)]]>n＝A0+A1+2，A0和A1分別為數(shù)字“0”和“1”的數(shù)量，f0為移位寄存器的時鐘頻率。
4.如權(quán)利要求1或3所述的方法，其特征在于，在步驟E中計(jì)算得到被測時鐘頻率后，還包括步驟根據(jù)被測時鐘步驟和已知頻率檢測出時鐘信號偏離正常范圍的失效模塊。
5.如權(quán)利要求1至4任一所述的方法，其特征在于，步驟E中根據(jù)數(shù)字“0”、“1”的數(shù)量計(jì)算出被測時鐘信號的占空比具體為根據(jù)下述公式計(jì)算占空比公式為D=A1+1n]]>其中D為占空比；n＝A0+A1+2，A0和A1分別為數(shù)字“0”和“1”的數(shù)量。
6.如權(quán)利要求1所述的方法，其特征在于，所述被測時鐘信號為多路，由JTAC時鐘測試儀產(chǎn)生的譯碼信號控制對每一路進(jìn)行測試。
7.一種JTAC時鐘測試儀，其特征在于包括基準(zhǔn)時鐘源，用于提供滿足測試要求的時鐘信號；譯碼控制電路，與所述基準(zhǔn)時鐘單元連接，用于產(chǎn)生測試時鐘(TCK)信號和時鐘測試單元的選擇信號；時鐘測試單元，與所述譯碼控制電路連接，在所述選擇信號的控制下接收J(rèn)TAC鏈的測試數(shù)據(jù)輸出(TDO)；JTAG狀態(tài)控制器，在時鐘信號控制下輸出測試模塊選擇(TMS)信號。
8.如權(quán)利要求7所述的JTAC時鐘測試儀，其特征在于，所述譯碼控制電路包括二分頻器，與基準(zhǔn)時鐘源的輸出連接，將該基準(zhǔn)時鐘源的輸出信號進(jìn)行二分頻產(chǎn)生測試時鐘信號；計(jì)數(shù)器，用于對TCK時鐘個數(shù)進(jìn)行計(jì)數(shù)，以確定當(dāng)前掃描鏈的狀態(tài)。譯碼器，對計(jì)數(shù)器的輸出值進(jìn)行譯碼，根據(jù)計(jì)數(shù)器的輸出確定當(dāng)前掃描鏈的狀態(tài)，輸出TDO數(shù)據(jù)有效指示信號到與掃描鏈中特定被測時鐘信號對應(yīng)的時鐘測試單元。
9.如權(quán)利要求8所述的JTAC時鐘測試儀，其特征在于，所述時鐘測試單元包括移位寄存器，用于接收TDO數(shù)據(jù)并移位；計(jì)數(shù)器，對所述移位寄存器接收的TDO進(jìn)行計(jì)數(shù)，以根據(jù)計(jì)數(shù)值從所述移位寄存器中提取有效的TDO；邏輯控制器，根據(jù)基準(zhǔn)時鐘源的輸出信號、譯碼器的輸出信號和測試時鐘信號產(chǎn)生移位寄存器的時鐘信號，并作為計(jì)數(shù)器的計(jì)數(shù)輸入。
10.如權(quán)利要求8或9所述的JTAC時鐘測試儀，其特征在于，所述的時鐘測試單元為多個，由譯碼器的各輸出端分別進(jìn)行控制。
全文摘要
本發(fā)明公開了一種時鐘信號測試方法，該方法為將已知頻率的被測時鐘信號輸入具有JTAG掃描單元的器件管腳作為測試數(shù)據(jù)輸入；產(chǎn)生測試時鐘并驅(qū)動JTAG測試通道口控制器對JTAG鏈進(jìn)行掃描；通過移位寄存器接收有效的測試數(shù)據(jù)輸出并對該有效數(shù)據(jù)計(jì)數(shù)；根據(jù)計(jì)數(shù)值從移位寄存器內(nèi)提取有效數(shù)據(jù)，并從該有效數(shù)據(jù)內(nèi)對應(yīng)于被測時鐘的一個時鐘周期的所有數(shù)字中分別獲得數(shù)字“0”和“1”的數(shù)量；根據(jù)數(shù)字“0”、“1”的數(shù)量計(jì)算出被測時鐘信號的占空比，或/和根據(jù)數(shù)字“0”、“1”的數(shù)量以及移位寄存器的時鐘頻率計(jì)算出被測時鐘信號的頻率。本發(fā)明還公開了一種JTAC時鐘測試儀，包括基準(zhǔn)時鐘源、譯碼控制電路、時鐘測試單元和JTAG狀態(tài)控制器。
文檔編號H04L7/00GK1633060SQ20031012107
公開日2005年6月29日 申請日期2003年12月24日 優(yōu)先權(quán)日2003年12月24日
發(fā)明者歐健 申請人:華為技術(shù)有限公司