專利名稱：實現(xiàn)高分辨率數(shù)字信號顯示電路的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及一種數(shù)字信號顯示電路，具體地說是利用FPGA可編程處理芯片實現(xiàn)2048*2048高分辨率的電路設(shè)計。
背景技術(shù)：
目前隨著數(shù)字電視的普及，真正可以體現(xiàn)數(shù)字電視優(yōu)勢的高分辨率顯示終端設(shè)備將逐步取代現(xiàn)有的模擬電視。
現(xiàn)有的數(shù)字放映機(jī)以及高分辨率顯示終端，如LCOS、LCD、PDP、DLP液晶顯示器和大屏幕LED電視墻等均已能夠支持1920*1080的分辨率，而且達(dá)到更高分辨率的技術(shù)已呈現(xiàn)越來越高的發(fā)展態(tài)勢。例如，美國德州儀器公司已推出2048*1080分辨率的DMD顯示終端。
要獲得性能更為優(yōu)越的高清晰度、高畫質(zhì)的畫面，需要設(shè)計有與這種高分辨率顯示器件相適應(yīng)的、能夠處理并輸出高分辨率格式信號的電路設(shè)計。但是目前基于通用SCALER信號縮放芯片的電路設(shè)計方案，其輸出能力一般最高僅能達(dá)到UXGA水平的分辨率(即1920*1080)?，F(xiàn)有數(shù)字信號顯示電路尚未達(dá)到2048*2048高分辨率的處理能力。

發(fā)明內(nèi)容
本實用新型所述實現(xiàn)高分辨率數(shù)字信號顯示電路，其目的在于解決上述現(xiàn)有技術(shù)的不足，提供一種利用FPGA可編程處理芯片實現(xiàn)2048*2048高分辨率的電路設(shè)計。
本實用新型所述的實現(xiàn)高分辨率數(shù)字信號顯示電路，主要包括有5片F(xiàn)PGA可編程處理芯片和2片SCALER信號放大芯片。其中，所述的數(shù)字信號顯示電路，輸入信號和控制信號輸入至第一FPGA芯片，第一FPGA芯片輸出端連接第一信號放大芯片SCALER1、以及第二FPGA芯片。
第二FPGA芯片的輸出端連接信號第二放大芯片SCALER2。
輸入第一FPGA芯片的圖象，被第一和第二FPGA芯片分成兩幀同步的圖象。所述的第一和第二FPGA芯片具有若干個重疊象素，這主要是為了避免在下一步的信號放大處理中產(chǎn)生邊緣效應(yīng)。
上述由第一和第二FPGA芯片分別輸出給第一和第二信號放大芯片的兩幀圖象經(jīng)放大處理后形成最終分辨率為2048*2048的輸出圖象。而且同時輸出給由第三、第四和第五FPGA芯片構(gòu)成的圖象重合整理電路中進(jìn)行合成，并去掉左、右畫面中重合的象素點，輸出一幀分辨率為2048*2048的完整圖象。
此時即完成對輸入信號處理成分辨率為2048*2048的數(shù)字信號顯示的全部工作流程。
如上所述，本實用新型所述的實現(xiàn)高分辨率數(shù)字信號顯示電路，可以在保證清晰度和畫面質(zhì)量的前提下，實現(xiàn)2048*2048高分辨率數(shù)字信號輸出，性能較為穩(wěn)定和可靠。


圖1是本實用新型所述顯示電路示意圖；圖2是輸入至FPGA芯片U1高分辨率格式的一幀圖象；圖3是圖2圖象由FPGA芯片U1中輸入的左半部分；圖4是圖2圖象由FPGA芯片U2中輸入的右半部分；圖5是分別由信號放大芯片SCALER1、SCALER2放大處理后的圖象；圖6是圖5所示左、右兩幀圖象重合整理后的完整圖象。
具體實施方式
如圖1所示，本實用新型所述的實現(xiàn)高分辨率數(shù)字信號顯示電路，主要包括有5片F(xiàn)PGA可編程處理芯片和2片SCALER信號放大芯片。具體地，所述的數(shù)字信號顯示電路，輸入信號Y/C和控制信號輸入至FPGA芯片U1。FPGA芯片U1的輸出端連接信號放大芯片SCALER1，F(xiàn)PGA芯片U1同時將部分處理的圖象輸出給FPGA芯片U2。
FPGA芯片U2的輸出端連接信號放大芯片SCALER2。
如分辨率為1920*1080P、刷新頻率為60HZ的輸入信號，輸入至FPGA芯片U1高分辨率格式的一幀圖象，如圖2所示。
上述一幀圖象通過FPGA芯片U1和U2分成兩幀同步的圖象，F(xiàn)PGA芯片U1中輸入的是圖象的左半部分，如圖3所示。
FPGA芯片U2中輸入的是圖象的右半部分，如圖4所示。
FPGA芯片U2的輸出端連接信號放大芯片SCALER2。
比較FPGA芯片U1、U2分別輸入處理的左、右兩幀同步的圖象，其具有12個象素的重疊，這主要是為了避免在下一步的信號放大處理中產(chǎn)生邊緣效應(yīng)。
上述由FPGA芯片U1、U2分別輸出給信號放大芯片SCALER1、SCALER2的兩幀圖象經(jīng)放大處理后，形成最終分辨率為2048*2048的輸出圖象，如圖5所示，所述左、右兩幀圖象的象素表現(xiàn)相同如上所示的左、右兩幀圖象，同時輸出給由3片F(xiàn)PGA芯片構(gòu)成的圖象重合整理電路中進(jìn)行合成，并去掉左、右畫面中重合的象素點，輸出一幀分辨率為2048*2048的完整圖象，如圖6所示。
此時即完成對輸入分辨率1920*1080、刷新頻率為60HZ的信號，處理成分辨率為2048*2048的數(shù)字信號輸出。
權(quán)利要求1.一種實現(xiàn)高分辨率數(shù)字信號顯示電路，其特征在于所述的電路主要包括有5片F(xiàn)PGA可編程處理芯片和2片SCALER信號放大芯片；其中，所述電路中接收輸入信號的第一FPGA芯片連接第一信號放大芯片SCALER1和第二FPGA芯片；第二FPGA芯片的輸出端連接信號第二放大芯片SCALER2。
2.根據(jù)權(quán)利要求1所述的高分辨率數(shù)字信號顯示電路，其特征在于所述電路中的第一和第二信號放大芯片的輸出端分別連接由第三、第四和第五FPGA芯片構(gòu)成的圖象重合整理電路。
專利摘要本實用新型所述實現(xiàn)高分辨率數(shù)字信號顯示電路，提供一種利用FPGA可編程處理芯片實現(xiàn)2048＊2048高分辨率的電路設(shè)計。所述的電路主要包括有5片F(xiàn)PGA可編程處理芯片和2片SCALER信號放大芯片。所述的實現(xiàn)高分辨率數(shù)字信號顯示電路，可以在保證清晰度和畫面質(zhì)量的前提下，實現(xiàn)2048＊2048高分辨率數(shù)字信號輸出，性能較為穩(wěn)定和可靠。
文檔編號H04N7/015GK2704986SQ20032010772
公開日2005年6月15日 申請日期2003年12月18日 優(yōu)先權(quán)日2003年12月18日
發(fā)明者王偉, 曹建偉, 劉影疏, 遲洪波 申請人:海信集團(tuán)有限公司