專利名稱：應用于光同步數(shù)字傳送系統(tǒng)的并行幀對齊電路的制作方法
技術領域：
本發(fā)明是一種用于高速率光同步數(shù)字傳送系統(tǒng)中并行幀同步系統(tǒng)的幀對齊裝置，屬于光通信技術領域。
背景技術：
在現(xiàn)代數(shù)字復接分接系統(tǒng)中，為保證接收端的分路和發(fā)送端一致，必須有一個幀同步系統(tǒng)，以實現(xiàn)發(fā)送端和接收端的幀同步。目前，隨著光同步數(shù)字傳送網(wǎng)的數(shù)據(jù)速率等級越來越高，在接收端對SDH(Synchronous DigitalHierarchy，同步數(shù)字傳送體系)數(shù)據(jù)的處理一般是將通過光纖接收到的高速串行數(shù)據(jù)流通過串并轉換電路之后在較低速率上進行并行處理。在串并轉換過程中，由于數(shù)字復接是按照比特進行的，因此會出現(xiàn)幀數(shù)據(jù)和并行通道不對齊的現(xiàn)象，即幀的首比特并不出現(xiàn)在并行數(shù)據(jù)的最高位，而是由于串并轉換開始時間的不同而隨機的出現(xiàn)在并行數(shù)據(jù)的任意位。
根據(jù)ITU-T的規(guī)范，在STM-M(Synchronous Transfer Mode，同步傳輸模式)中，數(shù)據(jù)按幀來傳送(M為速率等級)，在每一幀的開始是6Nbyte的幀定位碼組A1A2(A1，A2為幀同步碼字)的，如對于STM-64的數(shù)據(jù)，就有192個A1和192個A2，其中A1的二進制表示為11110110，A2的二進制表示為00101000。在迄今為止的系統(tǒng)中，基本上都是通過逐位比較或按字節(jié)比較幀同步碼組的方法來對齊數(shù)據(jù)，不僅電路復雜，難以實現(xiàn)，而且工作速度較低；當應用于更高等級的SDH數(shù)據(jù)通信時，由于并行數(shù)據(jù)位寬增大，電路規(guī)模增大十分顯著，不利于系統(tǒng)實現(xiàn)。

發(fā)明內(nèi)容
技術問題本發(fā)明的目的是提供一種應用于光同步數(shù)字傳送系統(tǒng)的并行幀對齊電路，該電路解決了高速率光同步數(shù)字傳送系統(tǒng)中并行幀對齊電路中的速度和電路規(guī)模的問題，它充分利用SDH幀同步碼組的長度，通過電路結構的改變，簡化了比較結構，不僅使電路工作速度得到提高，同時電路規(guī)模也相應減小。通過簡單的修改參數(shù)，即可適用于不同等級和不同并行位寬的應用。
技術方案本發(fā)明電路包括三個組成部分。
第一部分由一個和數(shù)據(jù)位寬N相等的并行異或門，一級數(shù)據(jù)鎖存和一個判斷是否為0的比較器以及一個計數(shù)器等組成，該部分用來生成幀對齊定位數(shù)據(jù)。第一部分的工作原理如下由于STM-64幀結構中有192個幀同步碼字A1、192個幀同步碼字A2，則在沒有誤碼的情況下當A1到來時64位的并行數(shù)據(jù)位寬下應該至少有持續(xù)23個周期是同樣的波形，因為我們的數(shù)據(jù)位寬是8的整數(shù)倍，所以盡管第一個A1的首比特位置有64種可能的情況，但是在前后兩個周期相異或的時候，一定是按字節(jié)對齊的。也就是說，如果兩個周期數(shù)據(jù)都是A1，則異或的結果必定是全0(不考慮誤碼的影響)，而如果第二個周期是A1和A2的混合，則異或以后數(shù)據(jù)就是00……00_11011110_11011110……，其中第一個1的位置就代表了A1和A2的交界。
由于STM-64幀數(shù)據(jù)在傳輸過程中，只有在幀首的576字節(jié)不加擾碼，故其他的數(shù)據(jù)都可看成是隨機出現(xiàn)的序列，相應出現(xiàn)連續(xù)23個周期都是一樣的數(shù)據(jù)的情況概率是2-352，幾乎是不可能出現(xiàn)的。故完全可以不直接比較幀關鍵字。
第一周期10110111 10110111 10110111 1……0110111第一周期10110111 10110001 01000001 0……1000001異或結果00000000 00000110 11110110 1……1110110異或門將每個周期和上一個周期的數(shù)據(jù)進行異或后寄存，比較器判斷異或結果是否全為0，當全為0時計數(shù)器開始計數(shù)，如果連續(xù)a(a根據(jù)SDH速率等級和數(shù)據(jù)位寬來設定)個周期都是0，當下一個不是0的數(shù)據(jù)到來時寄存器將該異或結果鎖存，并將該結果送至二分查找單元。
第二部分實現(xiàn)二分查找的功能。由于異或結果不為0的部分沒有超過連續(xù)的兩位是0的數(shù)，故每次查找所用比較器只需兩位。第一步判斷異或鎖存結果的中間N/2-1和N/2位是否全0，如果不是，表示所找數(shù)據(jù)在N-1～N/2位間，否則就在N/2-1～0位間，因此第一級MUX根據(jù)比較結果選擇N/2-1位作為下一級的數(shù)據(jù)，同時產(chǎn)生通道選擇的第一位信號。依此類推，最后b位控制信號全部產(chǎn)生。
第三部分是b個級聯(lián)的通道選擇。每一級通道選擇器寄存上一周期的低位數(shù)據(jù)，根據(jù)二分查找模塊所給控制信號選擇輸出。
上面的參數(shù)a，b分別定義為a＝M×24/Nb＝log2N其中M為SDH速率等級，N為并行數(shù)據(jù)位寬。
在具體的結構上本發(fā)明由D觸發(fā)器及各種門電路所組成，該電路包括第一D觸發(fā)器、異或門、第二D觸發(fā)器、第三D觸發(fā)器、或門、與門、第四D觸發(fā)器、比較電路單元、計數(shù)器單元、二分查找單元、通道選擇單元，其中輸入的64位未對齊的數(shù)據(jù)分別接第一D觸發(fā)器及異或門的輸入端，第一D觸發(fā)器的輸出端接異或門的另一個輸入端，異或門的輸出端接第二D觸發(fā)器的輸入端，第二D觸發(fā)器的輸出端分別接第四D觸發(fā)器和比較電路單元的輸入端，比較電路單元的輸出端接計數(shù)器單元，計數(shù)器單元的輸出端接與門，與門的輸出端和電路的啟動信號分別接或門的輸入端，或門的輸出端接第三D觸發(fā)器的“EN”端，第三D觸發(fā)器的輸出端接第四D觸發(fā)器的“EN”端，第四D觸發(fā)器的輸出端分別接二分查找單元、通道選擇單元的“D63-DO0”端，二分查找單元與通道選擇單元的“D31、E15、F7、G3、H1、I0”端對應相接，通道選擇單元的輸出端為電路的輸出數(shù)據(jù)。
計數(shù)器單元由加法器、二選一的選擇器、5位的D觸發(fā)器、比較器所組成，其中加法器的輸出端接二選一的選擇器的輸入端，二選一的選擇器的輸出端接5位的D觸發(fā)器的輸入端，5位的D觸發(fā)器的輸出端分別接比較器和加法器的輸入端。
二分查找單元由五級類似的比較--選擇電路構成，其中第一級電路由或門、二選一選擇器、D觸發(fā)器所組成，其中或門的輸出端接二選一選擇器的輸入端，二選一選擇器的輸出端接D觸發(fā)器的輸入端，其它四級類似的比較--選擇電路與該第一級電路相同。
通道選擇單元由六級類似的寄存--選擇電路構成，其中第一級電路由二選一選擇器、32位D觸發(fā)器、64位D觸發(fā)器所組成，32位D觸發(fā)器的輸入端接輸入數(shù)據(jù)中的低32位“A31-A0”，32位D觸發(fā)器的輸出端接二選一選擇器的輸入端，二選一選擇器的輸出端接64位D觸發(fā)器的輸入端，其它五級類似的寄存--選擇電路與該第一級電路相同。
有益效果該電路解決了高速率光同步數(shù)字傳送系統(tǒng)中并行幀對齊電路中的速度和電路規(guī)模的問題，它充分利用SDH幀同步碼組的長度，通過電路結構的改變，簡化了比較結構，不僅使電路工作速度得到提高，同時電路規(guī)模也相應減小。通過簡單的修改參數(shù)，即可適用于不同等級和不同并行位寬的應用。具體如下①本發(fā)明充分利用了SDH幀結構中較長的幀定位符，通過累加判定，從而減少了由于偽同步碼的影響誤動作的概率。
②基于二分查找的電路結構能極大的減小電路規(guī)模，避免了在全部數(shù)據(jù)寬度上的完全比較，全流水線結構減小了寄存器見延時，使電路的最高工作速度得到顯著提高。
③級聯(lián)的通道選擇每一級只進行二選一的操作，雖然總的級數(shù)增加，但是電路的規(guī)模卻由N2數(shù)量級減小到Nlog2N數(shù)量級。當串并比N較大的時候，電路性能提升十分顯著。
④由于電路結構簡單，且保持了多級流水線的數(shù)據(jù)通道，故工作速度較高，且?guī)缀醪皇軘?shù)據(jù)位寬增大的影響；而通常的結構則由于電路復雜而隨著數(shù)據(jù)位寬N的增大工作速度迅速降低。
⑤可以用較低速的現(xiàn)場可編程邏輯器件來實現(xiàn)對SDH數(shù)據(jù)的處理，而不必使用專用芯片。


圖1是本發(fā)明的電路框圖。其中有第一D觸發(fā)器10、異或門11、第二D觸發(fā)器12、，第三D觸發(fā)器13、或門14、與門15、第四D觸發(fā)器16、比較電路單元2、計數(shù)器單元3、二分查找單元4、通道選擇單元5；輸入的64位未對齊的數(shù)據(jù)A63-A0，電路的輸出數(shù)據(jù)Q63-Q0，電路的啟動信號K0。
圖2是本發(fā)明比較單元的電原理圖。
圖3是本發(fā)明計數(shù)器單元3的電原理圖。其中有加法器301、二選一的選擇器302、5位的D觸發(fā)器303、比較器304。
圖4是本發(fā)明二分查找單元4的電原理圖。其中有或門401、404、407、410、413；二選一選擇器402、405、408、411、414；D觸發(fā)器403、406、409、412、415。
圖5是本發(fā)明通道選擇單元的電原理圖。其中有二選一選擇器501、504、507、510、513、516；D觸發(fā)器502、503、505、506、508、509、511、512、514、515、517、518。
具體實施例方式
實施例1本發(fā)明是一種用于高速率光同步數(shù)字傳送系統(tǒng)中并行幀同步系統(tǒng)的幀對齊裝置。在STM-64速率等級應用中，采用64位并行數(shù)據(jù)位寬，則電路工作速度為155.520M。
圖1顯示了該發(fā)明的電路原理。其中該電路包括第一D觸發(fā)器10、異或門11、第二D觸發(fā)器12、第三D觸發(fā)器13、或門14、與門15、第四D觸發(fā)器16、比較電路單元2、計數(shù)器單元3、二分查找單元4、通道選擇單元5，其中輸入的64位未對齊的數(shù)據(jù)A63-A0分別接第一D觸發(fā)器10及異或門11的輸入端，第一D觸發(fā)器10的輸出端接異或門11的另一個輸入端，異或門11的輸出端接第二D觸發(fā)器12的輸入端，第二D觸發(fā)器12的輸出端分別接第四D觸發(fā)器16和比較電路單元2的輸入端，比較電路單元2的輸出端接計數(shù)器單元3，計數(shù)器單元3的輸出端接與門15，與門15的輸出端和電路的啟動信號K0分別接或門14的輸入端，或門14的輸出端接第三D觸發(fā)器13的“EN”端，第三D觸發(fā)器13的輸出端接第四D觸發(fā)器16的“EN”端，第四D觸發(fā)器16的輸出端分別接二分查找單元4、通道選擇單元5的“D63-DO0”端，二分查找單元4與通道選擇單元5的“D31、E15、F7、G3、H1、I0”端對應相接，通道選擇單元5的輸出端為電路的輸出數(shù)據(jù)Q63-Q0。
其中，“A63-A0”是輸入的64位未對齊的數(shù)據(jù)，“K0”是電路的啟動信號，“Q63-Q0”是電路的輸出數(shù)據(jù)。64位第一D觸發(fā)器10將輸入數(shù)據(jù)延時一個時鐘周期后，64位并行異或門11將第一D觸發(fā)器10的輸出同輸入數(shù)據(jù)相異或，并將結果送至64位第二D觸發(fā)器12。64位第二D觸發(fā)器12的輸出分成兩路最低的16位數(shù)據(jù)送入比較電路單元2，同時將64位輸出數(shù)據(jù)送至64位第四D觸發(fā)器16的輸入端。比較電路單元2比較輸入數(shù)據(jù)是否全部為0，輸出結果“B0”接至計數(shù)器單元3。計數(shù)器單元3當輸入“B0”為1的時候開始計數(shù)，當“B0”為低的時候同步清0，當計數(shù)值大于20之后，計數(shù)器單元3的輸出“C1”置1，在計數(shù)器清0的時候，“C1”也相應置0?！癈1”同“B0”的反分別輸入與門15的兩個輸入端，與門15的輸出和電路的啟動信號“K0”分別輸入或門14的兩個輸入端，或門14的輸出至第三D觸發(fā)器13的使能端，第三D觸發(fā)器13的輸入信號為電路啟動信號“K0”，第三D觸發(fā)器13的輸出至64位第四D觸發(fā)器16的使能端。64位第四D觸發(fā)器16的輸出“D63-D0”接至二分查找單元4的輸入。二分查找單元經(jīng)過判斷后送出6位通道選擇信號“D31、E15、F7、G3、H1、I0”至通道選擇單元5，通道選擇單元5在控制信號“D31、E15、F7、G3、H1、I0”的驅動下，將輸入的數(shù)據(jù)“A63-A0”經(jīng)過6級的選擇之后，輸出正確的數(shù)據(jù)“Q63-Q0”。
圖2顯示了比較單元2的電路結構。輸入數(shù)據(jù)為64位D觸發(fā)器的輸出最低16位數(shù)據(jù)“R15-R0”，輸出數(shù)據(jù)為比較結果“B0”。16位數(shù)據(jù)“R15-R0”輸入16位輸入的或非門201，16位輸入的或非門201的輸出為比較結果“B0”。
圖3顯示了計數(shù)器單元3的電路結構。計數(shù)器單元3由加法器301、二選一的選擇器302、5位的D觸發(fā)器303、比較器304所組成，其中加法器301的輸出端接二選一的選擇器302的輸入端，二選一的選擇器302的輸出端接5位的D觸發(fā)器303的輸入端，5位的D觸發(fā)器303的輸出端分別接比較器304和加法器301的輸入端。
輸入數(shù)據(jù)為比較單元2的輸出結果“B0”以及啟動信號“K0”，輸出數(shù)據(jù)為計數(shù)器的計數(shù)值是否已經(jīng)超過20的指示位“C0”。輸入數(shù)據(jù)“B0”接入二選一的選擇器302控制端，當“B0”為0，二選一的選擇器302的輸出為5位的數(shù)據(jù)00000，當“B0”為1，二選一的選擇器302的輸出為5位的加法器301的輸出結果。5位的D觸發(fā)器303輸入為二選一的選擇器302的輸出，5位的D觸發(fā)器303的輸出分成兩路一路送至加法器301的輸入端，同另一端的加數(shù)1形成計數(shù)結構，另一路送至5位小于比較器304的輸入，5位小于比較器的另一端接入固定數(shù)值10100，即10進制數(shù)字20。當5位的D觸發(fā)器303的輸出小于20時，5位小于比較器的輸出“C0”為0，當5位的D觸發(fā)器303的輸出大于20時，5位小于比較器的輸出“C0”為1。啟動信號“K0”接入觸發(fā)器303的復位端作為計數(shù)器清0的信號。
圖4顯示了二分查找單元4的電路結構。二分查找單元4由五級類似的比較-選擇電路構成，其中第一級電路由或門401、二選一選擇器402、D觸發(fā)器403所組成，其中或門401的輸出端接二選一選擇器402的輸入端，二選一選擇器402的輸出端接D觸發(fā)器403的輸入端，其它四級類似的比較-選擇電路與該第一級電路相同。
輸入數(shù)據(jù)為64位第四D觸發(fā)器16的輸出，輸出數(shù)據(jù)為通道選擇單元的6位控制信號“D31、E15、F7、G3、H1、I0”。該部分電路共由五級類似的比較-選擇電路構成，輸出的6位控制信號“D31、E15、F7、G3、H1、I0”指示了A1A2的交界在輸入的64位數(shù)據(jù)中的位置。在第一級電路中，輸入數(shù)據(jù)“D63-D0”中的輸入數(shù)據(jù)“D32、D31”分別輸入或門401的兩個輸入端，或門401的輸出至31位的二選一選擇器402的選擇控制端，當或門401的輸出為0時，31位的二選一選擇器402的輸出為輸入數(shù)據(jù)“D30-D0”，當或門401的輸出為1時，31位的二選一選擇器402的輸出為輸入數(shù)據(jù)“D62-D32”，31位的二選一選擇器402的輸出接至31位的D觸發(fā)器403的輸入端，31位的D觸發(fā)器403的輸出為第二級電路的輸入數(shù)據(jù)“E30-E0”，并產(chǎn)生通道選擇單元5的控制信號“E15”。在第二級電路中，輸入數(shù)據(jù)“E30-E0”中的“E15、E16”分別輸入或門404的兩個輸入端，或門404的輸出至15位的二選一選擇器405的選擇控制端，當或門404的輸出為0時，15位的二選一選擇器405的輸出為輸入數(shù)據(jù)“E14-E0”，當或門404的輸出為1時，15位的二選一選擇器405的輸出為輸入數(shù)據(jù)“E30-E16”，15位的二選一選擇器405的輸出接至15位的D觸發(fā)器406的輸入端，15位的D觸發(fā)器406的輸出為第三級電路的輸入數(shù)據(jù)“F14-F0”，并產(chǎn)生通道選擇單元5的控制信號“F7”。在第三級電路中，輸入數(shù)據(jù)“F14-F0”中的“F7、F8”分別輸入或門407的兩個輸入端，或門407的輸出至7位的二選一選擇器408的選擇控制端，當或門407的輸出為0時，7位的二選一選擇器408的輸出為輸入數(shù)據(jù)“F6-F0”，當或門407的輸出為1時，7位的二選一選擇器408的輸出為輸入數(shù)據(jù)“F14-F8”，7位的二選一選擇器407的輸出接至7位的D觸發(fā)器409的輸入端，7位的D觸發(fā)器409的輸出為第四級電路的輸入數(shù)據(jù)“G6-G0”，并產(chǎn)生通道選擇單元5的控制信號“G3”。在第四級電路中，輸入數(shù)據(jù)“G6-G0”中的“G3、G4”分別輸入或門410的兩個輸入端，或門410的輸出至3位的二選一選擇器411的選擇控制端，當或門410的輸出為0時，3位的二選一選擇器411的輸出為輸入數(shù)據(jù)“G2-G0”，當或門410的輸出為1時，3位的二選一選擇器411的輸出為輸入數(shù)據(jù)“G6-G4”，3位的二選一選擇器411的輸出接至3位的D觸發(fā)器412的輸入端，3位的D觸發(fā)器412的輸出為第五級電路的輸入數(shù)據(jù)“H2-H0”，并產(chǎn)生通道選擇單元5的控制信號“H1”。在第五級電路中，輸入數(shù)據(jù)“H2-G0”中的“H1、H2”分別輸入或門413的兩個輸入端，或門413的輸出至1位的二選一選擇器414的選擇控制端，當或門413的輸出為0時，1位的二選一選擇器414的輸出為輸入數(shù)據(jù)“H2”，當或門413的輸出為1時，1位的二選一選擇器414的輸出為輸入數(shù)據(jù)“H0”，1位的二選一選擇器414的輸出接至1位的D觸發(fā)器415的輸入端，1位的D觸發(fā)器415的輸出為控制信號之一的“I0”。將幾級分別產(chǎn)生的控制信號“D31、E15、F7、G3、H1、I0”分別接入下一級通道選擇單元5。
圖5顯示了通道選擇單元5的電路結構。通道選擇單元5由六級類似的寄存-選擇電路構成，其中第一級電路由二選一選擇器501、32位D觸發(fā)器502、64位D觸發(fā)器503所組成，32位D觸發(fā)器502的輸入端接輸入數(shù)據(jù)中的低32位“A31-A0”，32位D觸發(fā)器502的輸出端接二選一選擇器501的輸入端，二選一選擇器501的輸出端接64位D觸發(fā)器503的輸入端，其它五級類似的寄存一選擇電路與該第一級電路相同。輸入數(shù)據(jù)為整個電路的輸入數(shù)據(jù)“A63-A0”，以及控制信號“D31、E15、F7、G3、H1、I0”，輸出數(shù)據(jù)為對齊后的數(shù)據(jù)“Q63-Q0”。該部分電路共由六級類似的寄存-選擇電路構成。第一級電路的輸入為“A63-A0”，以及控制信號“D31”。
輸入數(shù)據(jù)中的低32位“A31-A0”送入32位D觸發(fā)器502的輸入端，32位D觸發(fā)器502的輸出32位數(shù)據(jù)作為高位，和第一級輸入數(shù)據(jù)的高32位“A63-A32”合并成64位數(shù)據(jù)，送至64位的二選一選擇器501的一輸入端，64位的二選一選擇器501的另一輸入端接入第一級的輸入數(shù)據(jù)“A63-A0”，控制信號“D31”接入64位的二選一選擇器501的選擇控制端，當控制信號“D31”為0的時候，64位的二選一選擇器501的輸出為“A63-A0”，當“D31”為1的時候，64位的二選一選擇器501的輸出為32位D觸發(fā)器502的輸出和“A63-A32”合并的64位數(shù)據(jù)，64位的二選一選擇器501的輸出至64位D觸發(fā)器503的輸入端。 64位D觸發(fā)器503的輸出為第二級電路的輸入數(shù)據(jù)“L63-L0”。第二級電路的輸入為“L63-L0”，以及控制信號“E15”。輸入數(shù)據(jù)中的低16位“L15-L0”送入16位D觸發(fā)器505的輸入端，16位D觸發(fā)器505的輸出16位數(shù)據(jù)作為高位，和第二級輸入數(shù)據(jù)的高48位“L63-L16”合并成64位數(shù)據(jù)，送至64位的二選一選擇器504的一輸入端，64位的二選一選擇器504的另一輸入端接入第二級的輸入數(shù)據(jù)“L63-L0”，控制信號“E15”接入64位的二選一選擇器504的選擇控制端，當控制信號“E15”為0的時候，64位的二選一選擇器504的輸出為“L63-L0”，當控制信號“E15”為1的時候，64位的二選一選擇器504的輸出為16位D觸發(fā)器505的輸出和“L63-L16”合并的64位數(shù)據(jù)，64位的二選一選擇器504的輸出至64位D觸發(fā)器506的輸入端。64位D觸發(fā)器506的輸出為第三級電路的輸入數(shù)據(jù)“M63-M0”。第三級電路的輸入為“M63-M0”，以及控制信號“F7”。輸入數(shù)據(jù)中的低8位“M7-M0”送入8位D觸發(fā)器508的輸入端，8位D觸發(fā)器508的輸出8位數(shù)據(jù)作為高位，和第二級輸入數(shù)據(jù)的高56位“M63-M8”合并成64位數(shù)據(jù)，送至64位的二選一選擇器507的一輸入端，64位的二選一選擇器507的另一輸入端接入第三級的輸入數(shù)據(jù)“M63-M0”，控制信號“F7”接入64位的二選一選擇器507的選擇控制端，當“F7”為0的時候，64位的二選一選擇器507的輸出為“M63-M0”，當“F7”為1的時候，64位的二選一選擇器507的輸出為8位D觸發(fā)器508的輸出和“M63-M8”合并的64位數(shù)據(jù)，64位的二選一選擇器507的輸出至64位D觸發(fā)器509的輸入端。64位D觸發(fā)器509的輸出為第四級電路的輸入數(shù)據(jù)“N63-N0”。第四級電路的輸入為“N63-N0”，以及控制信號“G3”。輸入數(shù)據(jù)中的低4位“N3-N0”送入4位D觸發(fā)器511的輸入端，4位D觸發(fā)器511的輸出4位數(shù)據(jù)作為高位，和第三級輸入數(shù)據(jù)的高60位“N63-N4”合并成64位數(shù)據(jù)，送至64位的二選一選擇器510的一輸入端，64位的二選一選擇器510的另一輸入端接入第四級的輸入數(shù)據(jù)“N63-N0”，控制信號“G3”接入64位的二選一選擇器510的選擇控制端，當“G3”為0的時候，64位的二選一選擇器510的輸出為“N63-N0”，當“G3”為1的時候，64位的二選一選擇器510的輸出為4位D觸發(fā)器511的輸出和“N63-N4”合并的64位數(shù)據(jù)，64位的二選一選擇器510的輸出至64位D觸發(fā)器512的輸入端。64位D觸發(fā)器512的輸出為第五級電路的輸入數(shù)據(jù)“O63-O0”。第五級電路的輸入為“O63-O0”，以及控制信號“H1”。輸入數(shù)據(jù)中的低2位“N1-N0”送入2位D觸發(fā)器514的輸入端，2位D觸發(fā)器514的輸出2位數(shù)據(jù)作為高位，和第五級輸入數(shù)據(jù)的高62位“O63-O4”合并成64位數(shù)據(jù)，送至64位的二選一選擇器513的一輸入端，64位的二選一選擇器513的另一輸入端接入第五級的輸入數(shù)據(jù)“O63-O0”，控制信號“H1”接入64位的二選一選擇器513的選擇控制端，當“H1”為0的時候，64位的二選一選擇器513的輸出為“O63-O0”，當“H1”為1的時候，64位的二選一選擇器513的輸出為2位D觸發(fā)器514的輸出和“O63-O2”合并的64位數(shù)據(jù)，64位的二選一選擇器513的輸出至64位D觸發(fā)器514的輸入端。64位D觸發(fā)器514的輸出為第六級電路的輸入數(shù)據(jù)“P63-P0”。第六級電路的輸入為“P63-P0”，以及控制信號“I0”。輸入數(shù)據(jù)中的最低位“P0”送入1位D觸發(fā)器517的輸入端，1位D觸發(fā)器517的輸出位數(shù)據(jù)作為高位，和第六級輸入數(shù)據(jù)的高63位“P63-P1”合并成64位數(shù)據(jù)，送至64位的二選一選擇器516的一輸入端，64位的二選一選擇器516的另一輸入端接入第六級的輸入數(shù)據(jù)“P63-P0”，控制信號“I0”接入64位的二選一選擇器516的選擇控制端，當“I0”為0的時候，64位的二選一選擇器516的輸出為“P63-P0”，當“I0”為1的時候，64位的二選一選擇器516的輸出為D觸發(fā)器517的輸出和“P63-P1”合并的64位數(shù)據(jù)，64位的二選一選擇器516的輸出至64位D觸發(fā)器518的輸入端。64位D觸發(fā)器518的輸出為整個電路的輸入數(shù)據(jù)“Q63-Q0”。
由于該電路工作在同步時鐘下，所有的觸發(fā)器都在輸入數(shù)據(jù)時鐘下工作。
權利要求
1.一種應用于光同步數(shù)字傳送系統(tǒng)的并行幀對齊電路，由D觸發(fā)器及各種門電路所組成，其特征在于該電路包括第一D觸發(fā)器(10)、異或門(11)、第二D觸發(fā)器(12)、第三D觸發(fā)器(13)、或門(14)、與門(15)、第四D觸發(fā)器(16)、比較電路單元(2)、計數(shù)器單元(3)、二分查找單元(4)、通道選擇單元(5)，其中輸入的64位未對齊的數(shù)據(jù)(A63-A0)分別接第一D觸發(fā)器(10)及異或門(11)的輸入端，第一D觸發(fā)器(10)的輸出端接異或門(11)的另一個輸入端，異或門(11)的輸出端接第二D觸發(fā)器(12)的輸入端，第二D觸發(fā)器(12)的輸出端分別接第四D觸發(fā)器(16)和比較電路單元(2)的輸入端，比較電路單元(2)的輸出端接計數(shù)器單元(3)，計數(shù)器單元(3)的輸出端接與門(15)，與門(15)的輸出端和電路的啟動信號(K0)分別接或門(14)的輸入端，或門(14)的輸出端接第三D觸發(fā)器(13)的“EN”端，第三D觸發(fā)器(13)的輸出端接第四D觸發(fā)器(16)的“EN”端，第四D觸發(fā)器(16)的輸出端分別接二分查找單元(4)、通道選擇單元(5)的“ID63-DO0”端，二分查找單元(4)與通道選擇單元(5)的“D31、E15、F7、G3、H1、I0”端對應相接，通道選擇單元(5)的輸出端為電路的輸出數(shù)據(jù)(Q63-Q0)。
2.根據(jù)權利要求1所述的應用于光同步數(shù)字傳送系統(tǒng)的并行幀對齊電路，其特征在于計數(shù)器單元(3)由加法器(301)、二選一的選擇器(302)、5位的D觸發(fā)器(303)、比較器(304)所組成，其中加法器(301)的輸出端接二選一的選擇器(302)的輸入端，二選一的選擇器(302)的輸出端接5位的D觸發(fā)器(303)的輸入端，5位的D觸發(fā)器(303)的輸出端分別接比較器(304)和加法器(301)的輸入端。
3.根據(jù)權利要求1所述的應用于光同步數(shù)字傳送系統(tǒng)的并行幀對齊電路，其特征在于二分查找單元(4)由五級類似的比較--選擇電路構成，其中第一級電路由或門(401)、二選一選擇器(402)、D觸發(fā)器(403)所組成，其中或門(401)的輸出端接二選一選擇器(402)的輸入端，二選一選擇器(402)的輸出端接D觸發(fā)器(403)的輸入端，其它四級類似的比較--選擇電路與該第一級電路相同。
4.根據(jù)權利要求1所述的應用于光同步數(shù)字傳送系統(tǒng)的并行幀對齊電路，其特征在于通道選擇單元(5)由六級類似的寄存--選擇電路構成，其中第一級電路由二選一選擇器(501)、32位D觸發(fā)器(502)、64位D觸發(fā)器(503)所組成，32位D觸發(fā)器(502)的輸入端接輸入數(shù)據(jù)中的低32位“A31-A0”，32位D觸發(fā)器(502)的輸出端接二選一選擇器(501)的輸入端，二選一選擇器(501)的輸出端接64位D觸發(fā)器(503)的輸入端，其它五級類似的寄存--選擇電路與該第一級電路相同。
全文摘要
應用于光同步數(shù)字傳送系統(tǒng)的并行幀對齊電路是一種用于高速率光同步數(shù)字傳送系統(tǒng)中并行幀同步系統(tǒng)的幀對齊裝置，其中第一D觸發(fā)器的輸出端接異或門的另一個輸入端，異或門的輸出端接第二D觸發(fā)器的輸入端，第二D觸發(fā)器的輸出端分別接第四D觸發(fā)器和比較電路單元的輸入端，比較電路單元的輸出端接計數(shù)器單元，計數(shù)器單元的輸出端接與門，與門的輸出端和電路的啟動信號分別接或門的輸入端，或門的輸出端接第三D觸發(fā)器的“EN”端，第三D觸發(fā)器的輸出端接第四D觸發(fā)器的“EN”端，第四D觸發(fā)器的輸出端分別接二分查找單元、通道選擇單元的“D63－DO0”端，二分查找單元與通道選擇單元的對應端相接。
文檔編號H04B10/12GK1564491SQ200410014719
公開日2005年1月12日 申請日期2004年4月22日 優(yōu)先權日2004年4月22日
發(fā)明者李彧, 王志功, 苗澎 申請人:東南大學