專利名稱：不同時(shí)脈域間信號(hào)同步的裝置與運(yùn)作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一般計(jì)算機(jī)處理器(computer processor)的設(shè)計(jì)，特別是關(guān)于一種讓信號(hào)同步傳送于多個(gè)不同時(shí)脈域(clock domains)間的方法與裝置。
背景技術(shù)：
在電子系統(tǒng)里，通常具有許多由不同時(shí)脈(clock)操控的同步邏輯電路(synchronous logic circuit)區(qū)域，通常不同時(shí)脈彼此間并不同步。每一電路區(qū)域依據(jù)一與其它區(qū)域時(shí)脈不同步的區(qū)域時(shí)脈操作，且于不同時(shí)脈域(clock domain)間傳送信號(hào)(或資料)通常是必要的。同步化信號(hào)的方法一般是使用雙緩沖電路(double-buffer circuit)，例如使用兩個(gè)正反器(flip-flop)，其中第一正反器觸發(fā)一輸入信號(hào)使其同步于第一時(shí)脈域的第一時(shí)脈(或第一時(shí)域)，接著，第二正反器觸發(fā)第一正反器的輸出信號(hào)，使其同步于第二時(shí)脈域的第二時(shí)脈。
并非所有的時(shí)脈域都一直保持動(dòng)作(active)狀態(tài)，例如，若第一時(shí)脈域?yàn)榉莿?dòng)作狀態(tài)(not active)時(shí)，則第二正反器將不需動(dòng)作。舉例來(lái)說(shuō)，若此第一時(shí)脈域具有一用來(lái)支持外部除錯(cuò)(debugging)的控制中心電路(controller centric circuit)，則此從第一時(shí)脈域發(fā)出的信號(hào)將不必從頭到尾處于動(dòng)作狀態(tài)。然而在正常的情況下，此第二正反器將繼續(xù)動(dòng)作且造成不必要的能源耗費(fèi)。另外，鑒于在第二時(shí)脈域里通常會(huì)具有許多的正反器參與電路運(yùn)作，因此將造成極大的能源浪費(fèi)。
鑒于上述，因此亟待提出一改良式同步系統(tǒng)裝置，其能偵測(cè)一時(shí)脈域的時(shí)脈是否為動(dòng)作狀態(tài)，并根據(jù)此時(shí)脈的動(dòng)作與否，啟動(dòng)(activate)和停止(deactivate)某些相關(guān)電路。

發(fā)明內(nèi)容
鑒于上述現(xiàn)有信號(hào)同步系統(tǒng)的諸多缺點(diǎn)，本發(fā)明的目的之一，為提出一種信號(hào)同步系統(tǒng)，用以克服傳統(tǒng)上所衍生的問(wèn)題。
本發(fā)明的另一目的，為使系統(tǒng)能偵測(cè)一第一時(shí)脈是否為動(dòng)作狀態(tài)，當(dāng)此第一時(shí)脈為非動(dòng)作狀態(tài)時(shí)，抑止信號(hào)由該第一時(shí)脈所操控的第一時(shí)脈域傳送至一第二時(shí)脈操控的第二時(shí)脈域。
本發(fā)明的另一目的，為當(dāng)系統(tǒng)一第一時(shí)脈為非動(dòng)作狀態(tài)時(shí)，抑止信號(hào)受一第二時(shí)脈同步觸發(fā)(triggered)。
本發(fā)明的另一目的，為當(dāng)系統(tǒng)一第一時(shí)脈為非動(dòng)作狀態(tài)時(shí)，能避免系統(tǒng)其余相關(guān)電路受一第二時(shí)脈觸發(fā)并動(dòng)作，因而降低系統(tǒng)的功率消耗。
根據(jù)以上所述的目的，本發(fā)明提供一信號(hào)同步方法和系統(tǒng)，當(dāng)?shù)谝粫r(shí)脈為非動(dòng)作狀態(tài)時(shí)，此信號(hào)同步系統(tǒng)能抑止信號(hào)從第一時(shí)脈操控的第一時(shí)脈域傳送至由第二時(shí)脈操控的第二時(shí)脈域。舉例說(shuō)明此系統(tǒng)性能當(dāng)系統(tǒng)接收到至少一第一時(shí)脈域的信號(hào)后，即偵測(cè)第一時(shí)脈是否非動(dòng)作。如第一時(shí)脈為非動(dòng)作狀態(tài)，則產(chǎn)生一偵測(cè)信號(hào)以抑止第二時(shí)脈同步觸發(fā)此來(lái)自第一時(shí)脈域的信號(hào)，由此，可減少時(shí)脈驅(qū)動(dòng)元件(如正反器等)不必要的運(yùn)作，因而降低不必要的功率消耗。本發(fā)明系統(tǒng)中亦提出一除能電路(disable circuit)以確保當(dāng)?shù)谝粫r(shí)脈轉(zhuǎn)為非動(dòng)作狀態(tài)時(shí)系統(tǒng)能被重置(reset)。


圖1為一典型雙時(shí)脈同步電路示意圖；圖2為顯示本發(fā)明時(shí)脈同步電路的組成元件示意圖；圖3為根據(jù)本發(fā)明中信號(hào)接收模塊的一實(shí)施例示意圖；
圖4為根據(jù)本發(fā)明中輸出選擇模塊的一實(shí)施例示意圖；圖5為根據(jù)本發(fā)明中偵測(cè)電路的一實(shí)施例示意圖；圖6為根據(jù)本發(fā)明中閘控時(shí)脈模塊的一實(shí)施例示意圖；圖7為根據(jù)本發(fā)明中除能電路的一實(shí)施例示意圖；圖8為顯示一偵測(cè)信號(hào)和一閘控時(shí)脈信號(hào)的生成時(shí)序波形圖；圖9為顯示一檢驗(yàn)信號(hào)和一除能信號(hào)的生成時(shí)序波形圖；圖10為一步驟流程圖，根據(jù)本發(fā)明顯示，當(dāng)?shù)谝粫r(shí)脈為非動(dòng)作時(shí)，如何抑止系統(tǒng)信號(hào)同步化動(dòng)作的步驟流程。
圖中符號(hào)說(shuō)明100 雙時(shí)脈同步電路102 第一時(shí)脈域104 第一時(shí)脈信號(hào)106 第二時(shí)脈域108 第二時(shí)脈信號(hào)110 輸入信號(hào)112 第一正反器114 第一輸出信號(hào)116 第二正反器118 第二輸出信號(hào)200 時(shí)脈同步電路202 輸入信號(hào)204 信號(hào)接收模塊208 偵測(cè)電路212 閘控時(shí)脈模塊216 輸出選擇模塊218 輸出信號(hào)220 除能電路302 D型正反器402 D型正反器
502 D型正反器504 D型正反器506 輸入信號(hào)508 偵測(cè)信號(hào)602 D型正反器604 與門702 計(jì)數(shù)器704 取樣電路706 多任務(wù)器708 D型正反器712 取樣電路714 多任務(wù)器716 D型正反器720 比較器724 取樣電路726 多任務(wù)器728 D型正反器730 檢驗(yàn)信號(hào)產(chǎn)生器800 偵測(cè)信號(hào)和閘控時(shí)脈信號(hào)所產(chǎn)生的時(shí)序操作圖900 檢驗(yàn)信號(hào)和除能信號(hào)所產(chǎn)生的時(shí)序操作圖1000 本發(fā)明的一程序流程圖1002～1016 流程步驟方塊具體實(shí)施方式
基于上述的目的，本發(fā)明的較佳實(shí)施例將詳細(xì)描述如下。在此假設(shè)此數(shù)字信號(hào)系統(tǒng)有兩個(gè)時(shí)脈域，每個(gè)時(shí)脈域連結(jié)于不同的時(shí)脈以運(yùn)作。其中各時(shí)脈具有不同的頻率，而信號(hào)能從此兩個(gè)時(shí)脈域間來(lái)往傳遞。于此揭露一種改良式信號(hào)同步系統(tǒng)，當(dāng)?shù)谝粫r(shí)脈域的第一時(shí)脈為非動(dòng)作狀態(tài)時(shí)，其能抑止信號(hào)從第一時(shí)脈域傳送到第二時(shí)脈域并被同步啟動(dòng)。
本發(fā)明將通過(guò)下列的實(shí)施例配合相關(guān)附圖，予以詳細(xì)描述與說(shuō)明。
圖1為一傳統(tǒng)典型的雙時(shí)脈同步電路(dual clock synchronizingcircuit)100，其中包含以第一時(shí)脈信號(hào)(clock signal)104同步的第一時(shí)脈域102中的一電路及以第二時(shí)脈信號(hào)108同步的第二時(shí)脈域106中的一電路。一輸入信號(hào)110由通過(guò)第一正反器/閂鎖(flip-flop/latch)112的第一時(shí)脈信號(hào)104所觸發(fā)，產(chǎn)生一輸出信號(hào)114。此輸出信號(hào)114接著由經(jīng)過(guò)第二正反器/閂鎖116的第二時(shí)脈信號(hào)108所觸發(fā)，產(chǎn)生第二輸出信號(hào)118，此輸出信號(hào)118實(shí)質(zhì)上為輸入信號(hào)110從第一時(shí)脈域受觸發(fā)后與第二時(shí)脈同步。第一時(shí)脈信號(hào)104是否較第二時(shí)脈信號(hào)108快或慢，則依電路的設(shè)計(jì)而定。在此，可以理解的是，為達(dá)本發(fā)明的目的，其中正反器(flip-flop)可與閂鎖(latch)交替使用。
此傳統(tǒng)同步信號(hào)系統(tǒng)設(shè)計(jì)中，即使第一時(shí)脈信號(hào)104已不存在(或停止動(dòng)作)，第二時(shí)脈信號(hào)108仍將繼續(xù)觸發(fā)驅(qū)動(dòng)第二正反器116。由于第一時(shí)脈信號(hào)104的不存在，輸入信號(hào)110在第一時(shí)脈域未受第一時(shí)脈信號(hào)104所觸發(fā)，因此，第二正反器116的持續(xù)運(yùn)作將產(chǎn)生不具任何意義的輸出信號(hào)118并消耗功率。
圖2為根據(jù)本發(fā)明改良式信號(hào)同步系統(tǒng)200組成元件的示意圖。此信號(hào)同步系統(tǒng)200具一供予信號(hào)接收模塊204的輸入信號(hào)202，信號(hào)接收模塊(signal receiving module)204接收輸入信號(hào)202之后，在第一時(shí)脈域里產(chǎn)生一受第一時(shí)脈觸發(fā)的信號(hào)input_clk1。此信號(hào)同步系統(tǒng)200亦具一偵測(cè)電路(detection circuit)208，用以偵測(cè)此第一時(shí)脈域是否為動(dòng)作狀態(tài)。假若此第一時(shí)脈域?yàn)閯?dòng)作狀態(tài)，此偵測(cè)電路208將發(fā)出一偵測(cè)信號(hào)detection_sig至閘控時(shí)脈模塊(gated clockmodule)212，指示此第一時(shí)脈域?yàn)閯?dòng)作狀態(tài)(也就是指示出第一時(shí)脈為動(dòng)作狀態(tài))。接著，閘控時(shí)脈模塊212輸出一第二時(shí)脈域的閘控時(shí)脈信號(hào)gated_clk至產(chǎn)生一最后輸出信號(hào)218的輸出選擇模塊(outputselection module)216。此輸出信號(hào)218實(shí)際上為信號(hào)input_clk1同步于閘控時(shí)脈信號(hào)gated_clk的信號(hào)。同步系統(tǒng)200亦提供一除能電路(disable circuit)220，用以接收來(lái)自偵測(cè)電路208的偵測(cè)信號(hào)(detectionsignal)detection_sig，并產(chǎn)生一除能信號(hào)(disable signal)disable_sig傳回偵測(cè)電路208。上述，閘控時(shí)脈模塊212、信號(hào)接收模塊204和輸出選擇模塊216可總體視為一信號(hào)同步模塊。
圖3為顯示此信號(hào)接收模塊204的一實(shí)施例示意圖。信號(hào)接收模塊204包含一受第一時(shí)脈信號(hào)CLK1波緣端觸發(fā)的D型正反器302。從圖2和圖3得知，信號(hào)接收模塊204接收此輸入信號(hào)202，并產(chǎn)生受第一時(shí)脈信號(hào)CLK1觸發(fā)的信號(hào)input_clk1。熟知此技術(shù)領(lǐng)域者可知，發(fā)明中亦可提出多個(gè)個(gè)正反器，而其它型式的正反器也可被使用，且正反器將可由第一時(shí)脈信號(hào)CLK1波的上升或下降緣端觸發(fā)。
圖4為顯示輸出選擇模塊216的一實(shí)施例示意圖。此輸出選擇模塊216包含一受閘控時(shí)脈信號(hào)gated_clk波緣端觸發(fā)的D型正反器402。從圖2和圖4得知，輸出選擇模塊216接收信號(hào)input_clk，并產(chǎn)生一受閘控時(shí)脈信號(hào)gated_clk觸發(fā)的輸出信號(hào)218。
圖5為此偵測(cè)電路208的一實(shí)施例示意圖。偵測(cè)電路208包含兩相互串聯(lián)的D型正反器502和504。正反器502接收一輸入信號(hào)506并受第一時(shí)脈信號(hào)CLK1的波緣端觸發(fā)。上述輸入信號(hào)506可設(shè)定為一固定值信號(hào)(constant signal)“1”，亦即在邏輯域(logical domain)里其表示維持“真(true)”，而在電子電路領(lǐng)域里代表持續(xù)維持動(dòng)作。假若第一時(shí)脈信號(hào)CLK1維持為動(dòng)作狀態(tài)，正反器502將傳送出一動(dòng)作信號(hào)clk1_isactive_pulse1至同樣受第一時(shí)脈信號(hào)CLK1波緣端觸發(fā)的第二正反器504。從圖2和圖5可得知，若第一時(shí)脈信號(hào)CKL1為動(dòng)作狀態(tài)，則正反器504輸出偵測(cè)信號(hào)detection_sig 508至閘控時(shí)脈模塊212。此偵測(cè)電路208亦接收來(lái)自于除能電路220的除能信號(hào)disable_sig。當(dāng)除能信號(hào)disable_sig為動(dòng)作狀態(tài)時(shí)，正反器502及504將被除能清除(cleared)，因此能抑止持續(xù)動(dòng)作的輸入信號(hào)506直接傳送至閘控時(shí)脈模塊212。需注意的是，為使信號(hào)更為穩(wěn)定，亦可加入其它同步于第二時(shí)脈CLK2的正反器(未顯示于圖)并與此兩正反器502和504串聯(lián)之，然而，此設(shè)置將造成信號(hào)傳遞至閘控時(shí)脈模塊212時(shí)增加延遲時(shí)間。
圖6為此閘控時(shí)脈模塊212的一實(shí)施例示意圖。閘控時(shí)脈模塊212包含一D型正反器602和一信號(hào)通行模塊(signal passing module)，例如一與門(AND gate)604。正反器602接收一偵測(cè)信號(hào)detection_sig并被第二時(shí)脈信號(hào)CLK2的波形端觸發(fā)，然后輸出一信號(hào)detection_sig_clk2亦或一同步觸發(fā)于第二時(shí)脈信號(hào)CLK2的偵測(cè)信號(hào)detection_sig。與門604特別用以確保只有在第一時(shí)脈信號(hào)CLK2為動(dòng)作狀態(tài)時(shí)，閘控時(shí)脈信號(hào)gated_clk才被輸出至輸出選擇模塊216。
圖7為表示此除能電路220的一實(shí)施例示意圖。除能電路220，包含一計(jì)數(shù)器(counter)702，用以接收偵測(cè)信號(hào)detection_sig做為其輸入并于受第一時(shí)脈CLK1觸發(fā)時(shí)產(chǎn)生一計(jì)數(shù)器輸出(counter output)。計(jì)數(shù)器702的輸出信號(hào)將傳送至一包含了多任務(wù)器(multiplexer)706與D型正反器708的取樣電路(sample circuit)704。接著，取樣電路704產(chǎn)生一現(xiàn)時(shí)取樣信號(hào)(current sample signal)curr_sample，此信號(hào)curr_sample被一如取樣計(jì)數(shù)信號(hào)(sample counter signal)sample_count的外部控制信號(hào)所觸發(fā)?，F(xiàn)時(shí)取樣信號(hào)curr_sample然后被傳送至另一包含多任務(wù)器714及D型正反器716的取樣電路712。取樣電路712產(chǎn)生一在先取樣信號(hào)(prior sample signal)prior_sample，此信號(hào)prior_sample實(shí)際上為一在先計(jì)數(shù)取樣周期(prior counter sampling cycle)的回授信號(hào)。現(xiàn)時(shí)取樣信號(hào)curr_sample及在先取樣信號(hào)prior_sample兩者皆被傳送至比較器(comparator)720，根據(jù)現(xiàn)時(shí)取樣信號(hào)curr_sample及在先取樣信號(hào)prior_sample，比較器720將產(chǎn)生一輸出信號(hào)cmp_out，并轉(zhuǎn)而輸入至另一取樣電路724。取樣電路724包含一多任務(wù)器726及一D型正反器728，并能產(chǎn)生一除能信號(hào)disable_sig。取樣電路704和712在一適當(dāng)?shù)臅r(shí)間同時(shí)被信號(hào)sample_count觸發(fā)，且其個(gè)別輸出的電流取樣信號(hào)curr_sample與前端取樣信號(hào)prior_sample，將被各自比較以避免偵測(cè)電路208被不慎除能(disabled)。取樣電路724中亦包含一檢驗(yàn)信號(hào)產(chǎn)生器(check signal generator)730，此檢驗(yàn)信號(hào)產(chǎn)生器730包含一使取樣計(jì)數(shù)信號(hào)sample_count同步于第二時(shí)脈CLK2的正反器，而此正反器的輸出信號(hào)將一起與偵測(cè)信號(hào)detection_sig傳送至一與門。就其而言，檢驗(yàn)信號(hào)產(chǎn)生器730將產(chǎn)生一檢驗(yàn)信號(hào)(checksignal)ck_for_idle_clk，并傳送至多任務(wù)器726用以確保除能信號(hào)disable_sig是在比較器輸出cmp_out確立的后于一全取樣計(jì)數(shù)周期(fullsample counter cycle)期間傳送出。除能電路220的基本功能為，當(dāng)?shù)谝粫r(shí)脈信號(hào)CLK1被偵測(cè)得知不再動(dòng)作時(shí)，其能產(chǎn)生一重置信號(hào)(resetting signal)。
圖8為表示偵測(cè)信號(hào)detection_sig和閘控時(shí)脈信號(hào)gated_clk生成的時(shí)序操作圖800。當(dāng)?shù)谝粫r(shí)脈信號(hào)CLK1為動(dòng)作狀態(tài)時(shí)，此信號(hào)的第一個(gè)下降波緣將觸發(fā)信號(hào)clk1_isactive_pulse1并使其設(shè)定為“1”。另外，此信號(hào)的第二個(gè)下降波緣將觸發(fā)信號(hào)detection_sig并將其設(shè)定為“1”。偵測(cè)信號(hào)detection_sig受第二時(shí)脈信號(hào)CLK2同步觸發(fā)，并產(chǎn)生一同步于第二時(shí)脈信號(hào)CLK2的偵測(cè)信號(hào)detection_sig_clk2。然后，在偵測(cè)信號(hào)detection_sig_clk2和第二時(shí)脈信號(hào)傳送至一與門后，隨即產(chǎn)生一閘控時(shí)脈信號(hào)gated_clk。
圖9為表示除能信號(hào)disable_sig生成的時(shí)序操作圖900。如同圖中不同的追蹤箭頭所指示，當(dāng)偵測(cè)信號(hào)detection_sig為動(dòng)作狀態(tài)時(shí)，計(jì)數(shù)器702開(kāi)始計(jì)數(shù)?，F(xiàn)時(shí)取樣信號(hào)curr_sample和在先取樣信號(hào)prior_sample將被相互比較，若兩信號(hào)相同時(shí)，則除能信號(hào)disable_sig將動(dòng)作，因此，偵測(cè)電路的偵測(cè)信號(hào)detection_sig被重置(resetting)并停止動(dòng)作。
圖10為根據(jù)本發(fā)明，在兩不同時(shí)脈域內(nèi)同步化信號(hào)的實(shí)施步驟流程圖1000。首先，輸入信號(hào)由開(kāi)始方塊(starting block)1002發(fā)出，然后進(jìn)入程序方塊(process block)1004，此時(shí)系統(tǒng)接收到此輸入信號(hào)。接著，信號(hào)進(jìn)入到?jīng)Q定方塊(decision block)1006，判斷第一時(shí)脈CLK1是否為動(dòng)作狀態(tài)。若第一時(shí)脈為非動(dòng)作狀態(tài)，則信號(hào)進(jìn)入到程序方塊1008，此時(shí)系統(tǒng)除能電路發(fā)出一除能信號(hào)disable_sig至偵測(cè)電路，藉此使其能將信號(hào)從第一時(shí)脈域同步于第二時(shí)脈域的電路停止動(dòng)作，最后流程步驟進(jìn)入到結(jié)束方塊(end block)1010。假若第一時(shí)脈為動(dòng)作狀態(tài)時(shí)，信號(hào)即進(jìn)入程序方塊1012，此時(shí)系統(tǒng)的偵測(cè)電路發(fā)送一正確的偵測(cè)信號(hào)detection_sig至閘控時(shí)脈模塊。接著，信號(hào)進(jìn)入到程序方塊1014，其中閘控時(shí)脈模塊接收此正確信號(hào)后，并發(fā)送一閘控信號(hào)gated_clk至輸出選擇模塊。接著，信號(hào)來(lái)到程序方塊1016，其中輸出選擇模塊接收此閘控信號(hào)并對(duì)來(lái)自第一時(shí)脈域的信號(hào)進(jìn)行同步觸發(fā)，最后流程進(jìn)入到結(jié)束方塊1010。綜合上述，本發(fā)明的同步電路系統(tǒng)能在當(dāng)?shù)谝粫r(shí)脈被偵測(cè)為非動(dòng)作時(shí)，抑止信號(hào)受第二時(shí)脈同步觸發(fā)，因而降低電路的功率消耗。
以上所述提出多個(gè)不同的實(shí)施例或范例用以實(shí)現(xiàn)本發(fā)明的不同特征；亦通過(guò)組成元件的特別例和操作流程的描述以幫助本發(fā)明的闡述。當(dāng)然，本文的有限實(shí)施例并非用以限縮本發(fā)明的權(quán)利要求范圍。
本發(fā)明已針對(duì)其較佳實(shí)施例作特別的說(shuō)明與描述，對(duì)于熟知本技術(shù)的專門人士應(yīng)可明了及實(shí)施，因此其它未脫離本發(fā)明所揭示的精神下所完成的等效改變或修飾，均應(yīng)包含在權(quán)利要求書(shū)的范圍中。
權(quán)利要求
1.一種信號(hào)同步電路，用以當(dāng)一第一時(shí)脈為非動(dòng)作狀態(tài)時(shí)，抑止信號(hào)由該第一時(shí)脈所操控的一第一時(shí)脈域傳送至一第二時(shí)脈操控的一第二時(shí)脈域，其特征在于，該信號(hào)同步電路包含至少一信號(hào)接收模塊，用以接收至少一于該第一時(shí)脈域里的被選擇信號(hào)；一偵測(cè)電路，以產(chǎn)生指示該第一時(shí)脈是否動(dòng)作的一偵測(cè)信號(hào)；及至少一輸出選擇模塊，當(dāng)只有在該第一時(shí)脈信號(hào)為動(dòng)作狀態(tài)時(shí)，該輸出選擇模塊讓該被選擇信號(hào)從該第一時(shí)脈域傳送至該第二時(shí)脈域。
2.如權(quán)利要求1所述的信號(hào)同步電路，其中，該信號(hào)接收模塊包含一正反器，用以根據(jù)該第一時(shí)脈的一觸發(fā)狀況，接收該被選擇信號(hào)。
3.如權(quán)利要求1所述的信號(hào)同步電路，其中，該輸出選擇模塊包含一第一正反器，用以根據(jù)一閘控時(shí)脈模塊所產(chǎn)生一閘控時(shí)脈的觸發(fā)狀況，接收來(lái)自該第一時(shí)脈域的該被選擇信號(hào)。
4.如權(quán)利要求3所述的信號(hào)同步電路，其中，該閘控時(shí)脈模塊更包含一第二正反器，根據(jù)該第二時(shí)脈的觸發(fā)狀況，接收該偵測(cè)信號(hào)；及一與門，當(dāng)該第二時(shí)脈為動(dòng)作狀態(tài)時(shí)，該與門使該第二正反器的輸出信號(hào)通過(guò)并產(chǎn)生該閘控時(shí)脈。
5.如權(quán)利要求1所述的信號(hào)同步電路，其中，該偵測(cè)電路更包含二個(gè)或更多個(gè)以串聯(lián)方式連結(jié)并受該第一時(shí)脈同步化的正反器。
6.如權(quán)利要求5所述的信號(hào)同步電路，其中，該正反器具有一固定值輸入信號(hào)且該第一時(shí)脈為該正反器的時(shí)脈輸入信號(hào)。
7.如權(quán)利要求5所述的信號(hào)同步電路，其中，該偵測(cè)電路更包含至少一同步于該第二時(shí)脈的正反器，并以串聯(lián)方式與產(chǎn)生該偵測(cè)信號(hào)的正反器連結(jié)。
8.如權(quán)利要求1所述的信號(hào)同步電路，其中，更包含一除能電路，用以當(dāng)該第一時(shí)脈變?yōu)榉莿?dòng)作狀態(tài)時(shí)，對(duì)該偵測(cè)信號(hào)進(jìn)行除能。
9.如權(quán)利要求8所述的信號(hào)同步電路，其中，該除能電路更包含一計(jì)數(shù)器，用以當(dāng)該計(jì)數(shù)器被該第一時(shí)脈觸發(fā)時(shí)，接收該偵測(cè)信號(hào)做為其輸入，并產(chǎn)生一計(jì)數(shù)器輸出；一第一多任務(wù)器基本取樣電路，用以于該第二時(shí)脈域里產(chǎn)生該計(jì)數(shù)器輸出的一第一取樣信號(hào)；一第二多任務(wù)器基本取樣電路，用以于第二時(shí)脈域里產(chǎn)生該計(jì)數(shù)器輸出的一第二取樣信號(hào)；一比較器模塊，用以比較該第一取樣信號(hào)與該第二取樣信號(hào)是否相同；及一第三多任務(wù)器基本取樣電路，用以當(dāng)該第一取樣信號(hào)和該第二取樣信號(hào)相同時(shí)，產(chǎn)生一除能信號(hào)。
10.如權(quán)利要求9所述的信號(hào)同步電路，其中，該第一和該第二多任務(wù)器基本取樣電路，依據(jù)在一預(yù)設(shè)時(shí)間里的一取樣觸發(fā)信號(hào)，產(chǎn)生該第一和該第二取樣信號(hào)以避免不慎將該偵測(cè)信號(hào)除能。
11.如權(quán)利要求10所述的信號(hào)同步電路，其中，該除能電路更包含一檢驗(yàn)信號(hào)，在該取樣觸發(fā)信號(hào)確立后，在一完整該第二時(shí)脈下被判定確立。
12.一種信號(hào)同步電路，用以允許信號(hào)從一第一時(shí)脈操控的一第一時(shí)脈域傳送至一第二時(shí)脈操控的一第二時(shí)脈域，其特征在于，該信號(hào)同步電路包含一偵測(cè)電路，用以產(chǎn)生指示該第一時(shí)脈是否為動(dòng)作狀態(tài)的一偵測(cè)信號(hào)；一信號(hào)同步模塊，當(dāng)該第一時(shí)脈為動(dòng)作狀態(tài)時(shí)，該信號(hào)同步模塊允許至少一被選擇信號(hào)通過(guò)該第一時(shí)脈域至該第二時(shí)脈域，該信號(hào)同步模塊更包含一第一閂鎖，使該偵測(cè)信號(hào)同步于該第二時(shí)脈；一信號(hào)通行模塊，用以讓該第一閂鎖的輸出信號(hào)通行，并產(chǎn)生同步于該第二時(shí)脈的一閘控時(shí)脈信號(hào)；及一輸出選擇模塊，根據(jù)該閘控時(shí)脈信號(hào)的觸發(fā)狀況，輸出該被選擇信號(hào)。
13.一種不同時(shí)脈域間信號(hào)同步的運(yùn)作方法，用以當(dāng)一第一時(shí)脈為非動(dòng)作狀態(tài)時(shí)，抑止信號(hào)由該第一時(shí)脈所操控的一第一時(shí)脈域傳送到由一第二時(shí)脈所操控的一第二時(shí)脈域并被該第二時(shí)脈觸發(fā)，其特征在于，該方法包含接收至少一該第一時(shí)脈域里的一被選擇信號(hào)；偵測(cè)該第一時(shí)脈是否動(dòng)作；及當(dāng)該第一時(shí)脈被偵測(cè)為非動(dòng)作時(shí)，抑止該第一時(shí)脈域的該被選擇信號(hào)被該第二時(shí)脈同步化。
14.如權(quán)利要求13所述的方法，其中，上述的抑止動(dòng)作更包含產(chǎn)生一閘控時(shí)脈信號(hào)，用以抑止至少一接收該被選擇信號(hào)的輸出選擇電路的運(yùn)作。
15.如權(quán)利要求14所述的方法，其中，更包含利用該第二時(shí)脈同步化該偵測(cè)信號(hào)；及當(dāng)該第二時(shí)脈為動(dòng)作狀態(tài)時(shí)，傳送出被同步化的該偵測(cè)信號(hào)，以產(chǎn)生該閘控時(shí)脈信號(hào)。
16.如權(quán)利要求13所述的方法，其中，上述的偵測(cè)步驟更包含，通過(guò)輸入一固定值信號(hào)到至少一受該第一時(shí)脈同步化的正反器，偵測(cè)該第一時(shí)脈是否為非動(dòng)作狀態(tài)。
17.如權(quán)利要求13所述的方法，其中，更包含，當(dāng)?shù)谝粫r(shí)脈變?yōu)榉莿?dòng)作狀態(tài)時(shí)，對(duì)該偵測(cè)信號(hào)除能。
全文摘要
本發(fā)明涉及不同時(shí)脈域間信號(hào)同步的裝置與運(yùn)作方法，特別是一改良式信號(hào)同步電路，當(dāng)?shù)谝粫r(shí)脈為非動(dòng)作狀態(tài)，此信號(hào)同步電路能抑止信號(hào)由第一時(shí)脈操控的第一時(shí)脈域傳送到由第二時(shí)脈操控的第二時(shí)脈域。此信號(hào)同步電路包含至少一信號(hào)接收模塊，用以接收至少一從第一時(shí)脈域被選取的信號(hào)、一可產(chǎn)生判斷第一時(shí)脈是否為動(dòng)作狀態(tài)的偵測(cè)信號(hào)的偵測(cè)電路及至少一輸出選擇模塊，用以當(dāng)?shù)谝粫r(shí)脈為動(dòng)作狀態(tài)時(shí)，傳送從第一時(shí)脈域被選取的信號(hào)至第二時(shí)脈域。
文檔編號(hào)H04L7/033GK1570805SQ200410056009
公開(kāi)日2005年1月26日 申請(qǐng)日期2004年8月4日 優(yōu)先權(quán)日2003年10月10日
發(fā)明者李察·鄧肯 申請(qǐng)人:威盛電子股份有限公司