專利名稱：絕對差和電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種移動估計(motion estimation)電路，且特別是涉及一種絕對差和(sum of absolute difference，以下簡稱SAD)電路。
背景技術(shù)：
一般而言，數(shù)字視訊的數(shù)據(jù)(數(shù)據(jù)即為資料，以下皆稱為數(shù)據(jù))量通常極為龐大。為了節(jié)省儲存視訊數(shù)據(jù)的空間，以及節(jié)省傳輸視訊數(shù)據(jù)時的傳輸頻寬，因此必須對視訊數(shù)據(jù)進(jìn)行數(shù)據(jù)壓縮。數(shù)據(jù)壓縮通常是將視訊數(shù)據(jù)中多余信息移除而達(dá)到數(shù)據(jù)縮減的目的。例如，上一個畫面(或稱為畫框frame)與接下來的畫面若彼此相似，即可保留第一個畫面而將其后各畫面中相同的部份移除(僅保留不相同部分的信息即可)。因此，即可大量減少數(shù)字視訊的數(shù)據(jù)量。例如MPEG視訊壓縮標(biāo)準(zhǔn)即為最常使用的視訊編碼方法。
當(dāng)欲將目前畫面與欲比較畫面作比較時，通常會將目前畫面切割成多個影像方塊。典型的影像方塊大小為16×16或是8×8。然后，逐一選擇其中一個影像方塊(稱為目前影像方塊)后在欲比較畫面中搜尋(search)是否具有相似的影像方塊。在欲比較畫面中，與目前影像方塊相同的位置為中心，向四周一預(yù)定距離所構(gòu)成的區(qū)域稱為搜尋窗(search window)。前述的預(yù)定距離即稱為搜尋范圍(search range)。在搜尋窗中，任取一欲比較影像方塊(大小與目前影像方塊相同)并與目前影像方塊作一比對，以便找出最相似的影像方塊。此即為移動估計。
在比較目前影像方塊與欲比較影像方塊時，通常是將二者進(jìn)行像素對像素的絕對差和(SAD)運(yùn)算。換句話說，即是將目前影像方塊與欲比較影像方塊中所有相對應(yīng)的像素(pixel)數(shù)據(jù)兩兩互減后取絕對值，然后將各像素數(shù)據(jù)的絕對差值加總后即獲得目前影像方塊與欲比較影像方塊二者之間的SAD值。由SAD值的大小即可判斷目前影像方塊與欲比較影像方塊二者的相似程度。
然而，現(xiàn)有習(xí)知的技術(shù)在進(jìn)行SAD運(yùn)算時必須在運(yùn)算結(jié)束后將現(xiàn)有習(xí)知的電路中所有緩存器全部重置(reset)，以便下一次SAD運(yùn)算的進(jìn)行。對于必須大量SAD運(yùn)算的移動估計而言，每次SAD運(yùn)算完即需重置一次將影響效率。
對于近來H.264標(biāo)準(zhǔn)所增訂8×16、16×8、8×4、4×8以及4×4的影像方塊，目前習(xí)知技術(shù)并無法做到。再者，現(xiàn)有習(xí)知的技術(shù)只能個別針對16×16或是8×8的影像方塊作運(yùn)算，并且無法支持樹狀結(jié)構(gòu)移動估計。
由此可見，上述現(xiàn)有的絕對差和電路在結(jié)構(gòu)與使用上，顯然仍存在有不便與缺陷，而亟待加以進(jìn)一步改進(jìn)。為了解決絕對差和電路存在的問題，相關(guān)廠商莫不費(fèi)盡心思來謀求解決之道，但長久以來一直未見適用的設(shè)計被發(fā)展完成，而一般產(chǎn)品又沒有適切的結(jié)構(gòu)能夠解決上述問題，此顯然是相關(guān)業(yè)者急欲解決的問題。
有鑒于上述現(xiàn)有的絕對差和電路存在的缺陷，本發(fā)明人基于從事此類產(chǎn)品設(shè)計制造多年豐富的實(shí)務(wù)經(jīng)驗(yàn)及專業(yè)知識，并配合學(xué)理的運(yùn)用，積極加以研究創(chuàng)新，以期創(chuàng)設(shè)一種新型結(jié)構(gòu)的絕對差和電路，能夠改進(jìn)一般現(xiàn)有的絕對差和電路，使其更具有實(shí)用性。經(jīng)過不斷的研究、設(shè)計，并經(jīng)反復(fù)試作樣品及改進(jìn)后，終于創(chuàng)設(shè)出確具實(shí)用價值的本發(fā)明。

發(fā)明內(nèi)容
本發(fā)明的目的在于，克服現(xiàn)有的絕對差和電路存在的缺陷，而提供一種新的絕對差和電路，所要解決的技術(shù)問題是使其只需輸入一次目前影像方塊數(shù)據(jù)與欲比較影像方塊數(shù)據(jù)，即可循序或平行地計算16×16、16×8、8×16、8×8、8×4、4×8、4×4等不同影像方塊大小的SAD值。同時，本發(fā)明所提供的絕對差和電路并不需重置(reset)即可繼續(xù)進(jìn)行下一次SAD運(yùn)算，因此可以增加運(yùn)算效率，從而更加適于實(shí)用。
本發(fā)明的目的及解決其技術(shù)問題是采用以下技術(shù)方案來實(shí)現(xiàn)的。依據(jù)本發(fā)明提出的一種絕對差和電路，其包括一絕對差(absolute difference)電路，用以接收一第一數(shù)據(jù)PMi，j以及一第二數(shù)據(jù)PSi，j，并且輸出一絕對差數(shù)據(jù)ADi，j，其中PMi，j、PSi，j與ADi，j分別表示第i列(row)第j個該第一數(shù)據(jù)、該第二數(shù)據(jù)以及該絕對差數(shù)據(jù)，并且ADi，j＝|PMi，j-PSi，j|，其中i以及j皆為大于等于0的整數(shù)；一第一加法器，用以接收并且加總該絕對差數(shù)據(jù)以及一第一累加數(shù)據(jù)，以及將加總結(jié)果輸出為一第一加總值；一第一緩存器，用以依一第一預(yù)定時序接收并閂鎖該第一加總值后輸出一第一絕對差和(sum of absolute difference)數(shù)據(jù)；以及一第一選擇電路，用以接收并選擇該第一絕對差和數(shù)據(jù)以及一零數(shù)據(jù)其中之一，并將所選擇數(shù)據(jù)輸出為該第一累加數(shù)據(jù)，其中該零數(shù)據(jù)的值為0。
本發(fā)明的目的及解決其技術(shù)問題還可采用以下技術(shù)措施進(jìn)一步實(shí)現(xiàn)。
前述的絕對差和電路，其中所述的絕對差電路包括一減法器，用以接收該第一數(shù)據(jù)以及該第二數(shù)據(jù)并將二者相減后輸出一差值；一第二緩存器，耦接至該減法器，用以依一第二預(yù)定時序閂鎖該差值；一補(bǔ)碼電路，耦接至該第二緩存器，用以產(chǎn)生該差值的補(bǔ)碼；以及一第二選擇電路，耦接至該第二緩存器以及該補(bǔ)碼電路，用以在所接收的該差值以及該差值的補(bǔ)碼二者中選擇正數(shù)者輸出為該絕對差數(shù)據(jù)。
前述的絕對差和電路，其中所述的補(bǔ)碼電路包括一反相器，用以接收并將該差值反相，以輸出一反相差值；以及一第二加法器，耦接至該反相器，用以接收并加總該反相差值以及一壹數(shù)據(jù)以輸出該差值的補(bǔ)碼，其中該壹數(shù)據(jù)的值為1。
前述的絕對差和電路，其中所述的第一絕對差和數(shù)據(jù)是為ADi，j至ADi+3，j+3的4×4數(shù)組的累加結(jié)果。
前述的絕對差和電路，其中所述的第一緩存器不具有重置(reset)功能。
前述的絕對差和電路，其更包括至少一累加電路，用以接收并累加該第一絕對差和數(shù)據(jù)以輸出一第二絕對差和數(shù)據(jù)，并且依預(yù)定時序重新累加。
前述的絕對差和電路，其中所述的累加電路包括一第三加法器，用以接收并且加總該第一絕對差和數(shù)據(jù)以及一第三累加數(shù)據(jù)，以及將加總結(jié)果輸出為一第三加總值；一第三緩存器，用以依一第三預(yù)定時序接收并閂鎖該第三加總值后輸出該第二絕對差和數(shù)據(jù)；以及一第三選擇電路，用以接收并選擇該第二絕對差和數(shù)據(jù)以及該零數(shù)據(jù)其中之一，并將所選擇數(shù)據(jù)輸出為該第三累加數(shù)據(jù)。
前述的絕對差和電路，其中所述的第一絕對差和數(shù)據(jù)是為ADi，j至ADi+3，j+34×4數(shù)組的累加結(jié)果以及ADi，j+4至ADi+3，j+74×4數(shù)組的累加結(jié)果二者之一，以及該第二絕對差和數(shù)據(jù)是為ADi，j至ADi+3，j+7的4×8數(shù)組的累加結(jié)果。
前述的絕對差和電路，其中所述的第一絕對差和數(shù)據(jù)是為ADi，j至ADi+3，j+3以及ADi+4，j至ADi+7，j+3二者之一4×4數(shù)組的累加結(jié)果，以及該第二絕對差和數(shù)據(jù)是為ADi，j至ADi+7，j+3的8×4數(shù)組的累加結(jié)果。
前述的絕對差和電路，其中所述的第一絕對差和數(shù)據(jù)是為ADi，j至ADi+3，j+3、ADi+4，j至ADi+7，j+3、ADi，j+4至ADi+3，j+7以及ADi+4，j+4至ADi+7，j+7其中之一4×4數(shù)組的累加結(jié)果，以及該第二絕對差和數(shù)據(jù)是為ADi，j至ADi+7，j+7的8×8數(shù)組的累加結(jié)果。
前述的絕對差和電路，其中所述的第一絕對差和數(shù)據(jù)是為ADi，j至ADi+3，j+3、ADi+4，j至ADi+7，j+3、ADi，j+4至ADi+3，j+7、ADi+4，j+4至ADi+7，j+7、ADi，j+8至ADi+3，j+11、ADi+4，j+8至ADi+7，j+11、ADi，j+12至ADi+3，j+15以及ADi+4，j+12至ADi+7，j+15其中之一4×4數(shù)組的累加結(jié)果，以及該第二絕對差和數(shù)據(jù)是為ADi，j至ADi+7，j+15的8×16數(shù)組的累加結(jié)果。
前述的絕對差和電路，其中所述的第一絕對差和數(shù)據(jù)是為ADi，j至ADi+3，j+3、ADi+4，j至ADi+7，j+3、ADi，j+4至ADi+3，j+7、ADi+4，j+4至ADi+7，j+7、ADi+8，j至ADi+11，j+3、ADi+12，j至ADi+15，i+3、ADi+8，j+4至ADi+11，j+7以及ADi+12，j+4至ADi+15，j+7其中之一4×4數(shù)組的累加結(jié)果，以及該第二絕對差和數(shù)據(jù)是為ADi，j至ADi+15，j+7的16×8數(shù)組的累加結(jié)果。
前述的絕對差和電路，其中所述的第一絕對差和數(shù)據(jù)是為ADi，j至ADi+3，j+3、ADi+4，j至ADi+7，j+3、ADi，j+4至ADi+3，j+7、ADi+4，j+4至ADi+7，j+7、ADi+8，j至ADi+11，j+3、ADi+12，j至ADi+15，j+3、ADi+8，j+4至ADi+11，j+7、ADi+12，j+4至ADi+15，j+7、ADi，j+8至ADi+3，j+11、ADi+4，j+8至ADi+7，j+11、ADi，j+12至ADi+3，j+15、ADi+4，j+12至ADi+7，j+15、ADi+8，j+8至ADi+11，j+11、ADi+12，j+8至ADi+15，j+11、ADi+8，j+12至ADi+11，j+15以及ADi+12，j+12至ADi+15，j+15其中之一4×4數(shù)組的累加結(jié)果，以及該第二絕對差和數(shù)據(jù)是為ADi，j至ADi+15，j+15的16×16數(shù)組的累加結(jié)果。
前述的絕對差和電路，其更包括一第四緩存器，用以接收并依一第四預(yù)定時序閂鎖該第一加總值以輸出一第三絕對差和數(shù)據(jù)；以及一第四選擇電路，耦接于該絕對差電路與該第一加法器之間，并且連接該第四緩存器，用以接收并選擇該絕對差數(shù)據(jù)、該第三絕對差和數(shù)據(jù)以及該零數(shù)據(jù)其中之一傳送至該第一加法器以便與該第一累加數(shù)據(jù)進(jìn)行加法運(yùn)算。
前述的絕對差和電路，其中所述的第一絕對差和數(shù)據(jù)是為ADi，j至ADi+3，j+3、ADi+4，j至ADi+7，j+3、ADi，j+4至ADi+3，j+7、ADi+4，j+4至ADi+7，j+7、ADi+8，j至ADi+11，j+3、ADi+12，j至ADi+15，j+3、ADi+8，j+4至ADi+11，j+7、ADi+12，j+4至ADi+15，j+7、ADi，j+8至ADi+3，j+11、ADi+4，j+8至ADi+7，j+11、ADi，j+12至ADi+3，j+15、ADi+4，j+12至ADi+7，j+15、ADi+8，j+8至ADi+11，j+11、ADi+12，j+8至ADi+15，j+11、ADi+8，j+12至ADi+11，j+15以及ADi+12，j+12至ADi+15，j+15其中之一4×4數(shù)組的累加結(jié)果，以及該第三絕對差和數(shù)據(jù)是為ADi，j至ADi+7，j+7、ADi+8，j至ADi+15，j+7、ADi，j+8至ADi+7，j+15以及ADi+8，j+8至ADi+15，j+15其中之一8×8數(shù)組的累加結(jié)果。
前述的絕對差和電路，其更包括一第五加法器，用以接收并且加總該第三絕對差和數(shù)據(jù)以及一第五累加數(shù)據(jù)，以及將加總結(jié)果輸出為一第五加總值；一第五緩存器，用以依一第五預(yù)定時序接收并閂鎖該第五加總值后輸出一第四絕對差和數(shù)據(jù)；以及一第五選擇電路，用以接收并選擇該第四絕對差和數(shù)據(jù)以及該零數(shù)據(jù)其中之一，并將所選擇數(shù)據(jù)輸出為該第五累加數(shù)據(jù)。
前述的絕對差和電路，其中所述的第四絕對差和數(shù)據(jù)是為ADi，j至ADi+7，j+15以及ADi+8，j至ADi+15，j+15其中之一8×16數(shù)組的累加結(jié)果。
前述的絕對差和電路，其中所述的第四絕對差和數(shù)據(jù)是為ADi，j至ADi+15，j+7以及ADi，j+8至ADi+15，j+15其中之一16×8數(shù)組的累加結(jié)果。
前述的絕對差和電路，其中所述的第四絕對差和數(shù)據(jù)是為ADi，j至ADi+15，j+15的16×16數(shù)組的累加結(jié)果。
前述的絕對差和電路，其中所述的第一數(shù)據(jù)以及該第二數(shù)據(jù)分別為目前影像方塊數(shù)據(jù)以及欲比較影像方塊數(shù)據(jù)。
本發(fā)明與現(xiàn)有技術(shù)相比具有明顯的優(yōu)點(diǎn)和有益效果。由以上技術(shù)方案可知，本發(fā)明是關(guān)于一種絕對差和電路，包括絕對差(absolute difference)電路、第一加法器、第一緩存器以及第一選擇電路。絕對差電路接收第一數(shù)據(jù)PMi，j以及第二數(shù)據(jù)PSi，j，且輸出絕對差數(shù)據(jù)ADi，j＝|PMi，j-PSi，j|。第一加法器接收并且加總絕對差數(shù)據(jù)以及第一累加數(shù)據(jù)，以及將加總結(jié)果輸出為第一加總值。第一緩存器依第一預(yù)定時序接收并閂鎖第一加總值后輸出第一絕對差和(SAD，sum of absolute difference)數(shù)據(jù)。第一選擇電路接收并選擇第一絕對差和數(shù)據(jù)或“0”，并且將所選擇數(shù)據(jù)輸出為第一累加數(shù)據(jù)。
借由上述技術(shù)方案，本發(fā)明特殊結(jié)構(gòu)的絕對差和電路，只需輸入一次目前影像方塊數(shù)據(jù)與欲比較影像方塊數(shù)據(jù)，即可循序或平行地計算16×16、16×8、8×16、8×8、8×4、4×8、4×4等不同影像方塊大小的SAD值。同時，本發(fā)明所提供的絕對差和電路并不需重置(reset)即可繼續(xù)進(jìn)行下一次SAD運(yùn)算，因此可以增加運(yùn)算效率。其具有上述諸多的優(yōu)點(diǎn)及實(shí)用價值，并在同類產(chǎn)品中未見有類似的結(jié)構(gòu)設(shè)計公開發(fā)表或使用而確屬創(chuàng)新，其不論在結(jié)構(gòu)上或功能上皆有較大的改進(jìn)，在技術(shù)上有較大的進(jìn)步，并產(chǎn)生了好用及實(shí)用的效果，且較現(xiàn)有的絕對差和電路具有增進(jìn)的多項(xiàng)功效，從而更加適于實(shí)用，誠為一新穎、進(jìn)步、實(shí)用的新設(shè)計。
上述說明僅是本發(fā)明技術(shù)方案的概述，為了能夠更清楚了解本發(fā)明的技術(shù)手段，而可依照說明書的內(nèi)容予以實(shí)施，并為了讓本發(fā)明的上述和其他目的、特征和優(yōu)點(diǎn)能更明顯易懂，以下特舉多個較佳實(shí)施例，并配合附圖，詳細(xì)說明如下。


圖1是依照本發(fā)明一較佳實(shí)施例所繪示的一種絕對差和電路方塊圖。
圖2A是依照本發(fā)明較佳實(shí)施例所繪示目前影像方塊以及欲比較影像方塊進(jìn)行絕對差值運(yùn)算的關(guān)系圖。
圖2B是依照本發(fā)明一較佳實(shí)施例所繪示的一種4×4像素方塊串行排列的順序示意圖。
圖3是依照本發(fā)明較佳實(shí)施例所繪示的另一種絕對差和電路方塊圖。
圖4是依照本發(fā)明較佳實(shí)施例所繪示的再一種絕對差和電路方塊圖。
110、310、410絕對差(absolute difference)電路111減法器112、114目前影像方塊數(shù)據(jù)以及欲比較影像方塊數(shù)據(jù)的差值
113、REG1～REG11緩存器115補(bǔ)碼電路116補(bǔ)碼117、320、420、440、SEL1選擇電路118反相器119、430、ADD1加法器121累加數(shù)據(jù)122、322加總值A(chǔ)D絕對差數(shù)據(jù)PM目前影像方塊數(shù)據(jù)PS欲比較影像方塊數(shù)據(jù)SAD1～SAD11絕對差和(sum of abso lute difference)數(shù)據(jù)SUM2～SUM11累加電路具體實(shí)施方式
為更進(jìn)一步闡述本發(fā)明為達(dá)成預(yù)定發(fā)明目的所采取的技術(shù)手段及功效，以下結(jié)合附圖及較佳實(shí)施例，對依據(jù)本發(fā)明提出的絕對差和電路其具體實(shí)施方式
、結(jié)構(gòu)、特征及其功效，詳細(xì)說明如后。
請參閱圖1所示，是依照本發(fā)明一較佳實(shí)施例所繪示的一種絕對差和電路方塊圖。如圖1所示，第一數(shù)據(jù)(以下將以目前影像方塊數(shù)據(jù)為例)PM以及第二數(shù)據(jù)(以下將以欲比較影像方塊數(shù)據(jù)為例)PS分別為目前影像方塊以及欲比較影像方塊各自的像素數(shù)據(jù)串行。絕對差(absolute difference)電路110接收目前影像方塊數(shù)據(jù)PM以及欲比較影像方塊數(shù)據(jù)PS，并且輸出絕對差數(shù)據(jù)AD，使得AD＝|PM-PS|。
上述絕對差電路110可參照本實(shí)施例實(shí)施。首先以減法器111接收目前影像方塊數(shù)據(jù)PM以及欲比較影像方塊數(shù)據(jù)PS并將二者相減后輸出差值112。緩存器113耦接至減法器111，以依預(yù)定時序閂鎖差值112并輸出差值114。補(bǔ)碼電路115耦接至緩存器113，以依據(jù)差值114產(chǎn)生差值的補(bǔ)碼116。選擇電路117耦接至緩存器113以及補(bǔ)碼電路115，以在所接收的差值114以及差值的補(bǔ)碼116二者中選擇正數(shù)輸出為絕對差數(shù)據(jù)AD。
上述該補(bǔ)碼電路例如包括反相器118以及加法器119。反相器118接收并將差值114反相。加法器119耦接至反相器118，以接收反相后的差值114并與“1”相加以及輸出差值114的補(bǔ)碼116。
加法器ADD1接收并且加總絕對差數(shù)據(jù)AD以及累加數(shù)據(jù)121，并且將加總結(jié)果輸出為加總值122。緩存器REG1依預(yù)定時序接收并閂鎖加總值122后輸出絕對差和(sum of absolute difference)數(shù)據(jù)SAD1。選擇電路SEL1接收并選擇絕對差和數(shù)據(jù)SAD1或是“0”，并將所選擇數(shù)據(jù)輸出為累加數(shù)據(jù)121。
當(dāng)開始產(chǎn)生第一個絕對差數(shù)據(jù)AD時，選擇電路SEL1選擇“0”傳送至加法器ADD1。此時即令緩存器REG1閂鎖加法器ADD1所輸出AD+0的運(yùn)算結(jié)果。因此，緩存器REG1不須具有重置功能即可紀(jì)錄SAD運(yùn)算的結(jié)果。換句話說，不論緩存器REG1原先鎖閂鎖的內(nèi)容為何，當(dāng)配合選擇電路SEL1選擇“0”傳送至加法器ADD1即可使第一筆絕對差數(shù)據(jù)AD正確閂鎖于緩存器REG1中而不須事先清除其內(nèi)容。因此，可以省去重置緩存器REG1的處理時間，卻可達(dá)到重置功能。
在此，假設(shè)緩存器REG1用以暫存4×4像素的SAD值。圖2A是依照本發(fā)明較佳實(shí)施例所示目前影像方塊以及欲比較影像方塊進(jìn)行絕對差值運(yùn)算的關(guān)系圖。請同時參閱圖1以及圖2A所示，絕對差電路110分別接收串行的目前影像方塊數(shù)據(jù)PM以及欲比較影像方塊數(shù)據(jù)PS。在此，目前影像方塊數(shù)據(jù)的順序例如為PMi，j～PMi+3，j、PMi，j+1～PMi+3，j+1、PMi，j+2～PMi+3，j+2然后PMi，j+3～PMi+3，j+3。同理，欲比較影像方塊數(shù)據(jù)的順序例如為PSi，j～PSi+3，j、PSi，j+1～PSi+3，j+1、PSi，j+2～PSi+3，j+2然后PSi，j+3～PSi+3，j+3。絕對差電路110接收目前影像方塊數(shù)據(jù)PM以及欲比較影像方塊數(shù)據(jù)PS后即依算式ADi，j＝|PMi，j-PSi，j|依序產(chǎn)生串行形式的絕對差數(shù)據(jù)ADi，j～ADi+3，j+3。
當(dāng)產(chǎn)生第一筆絕對差數(shù)據(jù)ADi，j時，選擇電路SEL1選擇“0”傳送至加法器ADD1。此時令緩存器REG1閂鎖加法器ADD1所輸出ADi，j+0的運(yùn)算結(jié)果。當(dāng)絕對差電路110產(chǎn)生第二筆絕對差數(shù)據(jù)ADi+1，j時，令選擇電路SEL1選擇緩存器REG1所輸出的數(shù)據(jù)SAD1(即ADi，j)傳送至加法器ADD1。然后令緩存器REG1閂鎖加法器ADD1所輸出ADi，j+ADi+1，j的運(yùn)算結(jié)果。以此類推，當(dāng)絕對差電路110產(chǎn)生4×4像素的最后一筆絕對差數(shù)據(jù)ADi+3，j+3時，令選擇電路SEL1選擇緩存器REG1所輸出的數(shù)據(jù)SAD1(此時為ADi，j+…+ADi+2，j+3)傳送至加法器ADD1。然后令緩存器REG1閂鎖加法器ADD1所輸出ADi，j+…+ADi+2，j+3+ADi+3，j+3的運(yùn)算結(jié)果。此時即完成一個4×4像素的SAD運(yùn)算。
然而，本發(fā)明可同時提供多種影像方塊大小的SAD運(yùn)算值，而不限于上述實(shí)施例中的4×4像素大小。因此本實(shí)施例更在緩存器REG1的輸出端更耦接多組累加電路SUM2～SUM11，用以接收運(yùn)算完成的4×4像素SAD值(即絕對差和數(shù)據(jù)SAD1)，并各自累加所接收絕對差和數(shù)據(jù)SAD1以輸出其欲計算的影像方塊大小的絕對差和數(shù)據(jù)。例如，累加電路SUM2～SUM11分別用以累加4×8(左)、4×8(右)、8×4(上)、8×4(下)、8×8、8×16(左)、8×16(右)、16×8(上)、16×8(下)以及16×16像素方塊大小的絕對差和數(shù)據(jù)SAD2～SAD11，并且各自依預(yù)定時序重新累加。
凡熟習(xí)此技藝者應(yīng)知，本實(shí)施例可視實(shí)際需要而決定累加電路的個數(shù)。例如，若設(shè)計者只需要同時計算4×4、8×8以及16×16像素方塊大小的絕對差和數(shù)據(jù)，則可省略圖1電路中累加電路SUM2～SUM5以及SUM7～SUM10?；蛘?，若設(shè)計者只需要計算8×8像素方塊大小的絕對差和數(shù)據(jù)，則可省略圖1電路中累加電路SUM2～SUM11，只需修改上述實(shí)施例中選擇電路SEL1選擇“0”的時序即可使緩存器REG1輸出所累加的8×8像素方塊的絕對差和數(shù)據(jù)。上述各種修改的結(jié)果亦屬本發(fā)明的范疇。
在本實(shí)施例中，累加電路SUM2～SUM11例如為相類似的電路，因此僅以累加電路SUM11為代表說明。累加電路SUM11例如包括加法器、緩存器以及選擇電路，其操作相似于加法器ADD1、緩存器REG1以及選擇電路SEL1，故不在此贅述。其中，累加電路SUM11所接收的絕對差和數(shù)據(jù)SAD1(指已完成4×4像素的SAD運(yùn)算)的順序如圖2B所示。
請參閱圖2B所示，是依照本發(fā)明一較佳實(shí)施例所示的一種4×4像素方塊串行排列的順序示意圖。圖中每一方格表示一個4×4像素方塊的絕對差和數(shù)據(jù)(例如由圖1中絕對差電路110的輸出所計算獲得)，方格中的數(shù)字表示產(chǎn)生該數(shù)據(jù)的次序。因此，例如累加電路SUM6可依此次序逐一接收并先累加第1～4筆4×4像素方塊的絕對差和數(shù)據(jù)，以獲得第一筆8×8像素方塊的絕對差和數(shù)據(jù)；然后繼續(xù)接收并重新累加第5～8筆4×4像素方塊的絕對差和數(shù)據(jù)，以獲得第二筆8×8像素方塊的絕對差和數(shù)據(jù)；以此類推，繼續(xù)接收并重新累加第13～16筆4×4像素方塊的絕對差和數(shù)據(jù)，以獲得第四筆8×8像素方塊的絕對差和數(shù)據(jù)。在此同時，累加電路SUM11亦同時逐一接收并累加第1～16筆4×4像素方塊的絕對差和數(shù)據(jù)，因而獲得16×16像素方塊的絕對差和數(shù)據(jù)。
上述實(shí)施例中可以在最短時間內(nèi)同時提供數(shù)種不同影像方塊大小的絕對差和數(shù)據(jù)。若考慮電路面積，則本發(fā)明可以參照下述實(shí)施例施作。
請參閱圖3所示，是依照本發(fā)明較佳實(shí)施例所繪示的另一種絕對差和電路方塊圖。如圖3所示，絕對差電路310接收目前影像方塊數(shù)據(jù)PM以及欲比較影像方塊數(shù)據(jù)PS，并且輸出絕對差數(shù)據(jù)AD。在此，絕對差電路310、加法器ADD1、緩存器REG1以及選擇電路SEL1譬如分別與前述實(shí)施例中圖1的絕對差電路110、加法器ADD1、緩存器REG1以及選擇電路SEL1相同，故不在此贅述。
請參閱圖3所示，選擇電路320耦接于絕對差電路310與加法器ADD1之間。在此，假設(shè)緩存器REG1用以暫存4×4像素的SAD值。本發(fā)明可同時提供多種影像方塊大小的SAD運(yùn)算值，而不限于上述實(shí)施例中的4×4像素大小。因此本實(shí)施例更在加法器ADD1的輸出端更耦接多組緩存器REG2～REG11，用以接收運(yùn)算完成的4×4像素SAD值(即絕對差和數(shù)據(jù)SAD1)，并各自累加所接收絕對差和數(shù)據(jù)SAD1以輸出其欲計算的影像方塊大小的絕對差和數(shù)據(jù)。例如，緩存器REG2～REG11分別用以累加4×8(左)、4×8(右)、8×4(上)、8×4(下)、8×8、8×16(左)、8×16(右)、16×8(上)、16×8(下)以及16×16像素方塊大小的絕對差和數(shù)據(jù)SAD2～SAD11，并且各自依預(yù)定時序重新累加。
凡熟習(xí)此技藝者應(yīng)知，本實(shí)施例可視實(shí)際需要而決定緩存器的個數(shù)。例如，若設(shè)計者只需要同時計算4×4、8×8以及16×16像素方塊大小的絕對差和數(shù)據(jù)，則可省略圖1電路中緩存器REG2～REG5以及REG7～REG10?；蛘撸粼O(shè)計者只需要計算8×8像素方塊大小的絕對差和數(shù)據(jù)，則可省略圖1電路中緩存器路REG 2～REG11，只需修改選擇電路SEL1選擇“0”的時序即可使緩存器REG1輸出所累加的8×8像素方塊的絕對差和數(shù)據(jù)。上述各種修改的結(jié)果亦屬本發(fā)明的范疇。
本實(shí)施例中，4×4像素方塊串行排列的順序亦依照圖2B所示。請同時參閱圖2B與圖3所示。例如，若加法器ADD1已完成第1個4×4影像方塊的SAD運(yùn)算(此時加總值322即為完整4×4影像方塊的絕對差和數(shù)據(jù))，即令緩存器REG2、REG4、REG6、REG7、REG9、REG11以及REG1閂鎖加總值322。待加法器ADD1完成第2個4×4影像方塊的SAD運(yùn)算，即令緩存器REG3以及REG1閂鎖加總值322。然后，令選擇電路320逐一選擇數(shù)據(jù)SAD4、SAD6、SAD7、SAD9、SAD11輸出至加法器ADD1以各自與第2個4×4影像方塊的絕對差和數(shù)據(jù)(SAD1)進(jìn)行加法運(yùn)算，以便各自儲存其累加結(jié)果。此時緩存器REG4即可輸出其第一個8×4影像方塊的絕對差和數(shù)據(jù)SAD4。其余可依上述類推，故不再贅述。
圖1與圖3的絕對差和電路各具特點(diǎn)，例如圖1的絕對差和電路可以在最短時間內(nèi)同時提供數(shù)種不同影像方塊大小的絕對差和數(shù)據(jù)，而圖3的絕對差和電路則最省電路面積。以下再舉一實(shí)施例，使電路面積與運(yùn)算效能是介于圖1與圖3的絕對差和電路之間。
請參閱圖4所示，是依照本發(fā)明較佳實(shí)施例所繪示的再一種絕對差和電路方塊圖。如圖4所示，絕對差電路410接收目前影像方塊數(shù)據(jù)PM以及欲比較影像方塊數(shù)據(jù)PS，并且輸出絕對差數(shù)據(jù)AD。在此，絕對差電路410、加法器ADD1、緩存器REG1～REG6、選擇電路SEL1以及420譬如分別與前述實(shí)施例中圖3的絕對差電路310、加法器ADD1、緩存器REG1～REG6、選擇電路SEL1以及320相同，故不在此贅述。
請參閱圖4所示，加法器430耦接至緩存器REG6的輸出端，并且接收絕對差和數(shù)據(jù)SAD6以便與選擇電路440所選擇輸出的數(shù)據(jù)進(jìn)行加法運(yùn)算。每當(dāng)完成一個8×8影像方塊的SAD運(yùn)算(即緩存器REG6中已閂鎖8×8影像方塊的絕對差和數(shù)據(jù))后，在加法器ADD1尚未輸出完整的4×4影像方塊的絕對差和數(shù)據(jù)之前，即可利用此一期間通過選擇電路440的切換而使絕對差和數(shù)據(jù)SAD6累加至對應(yīng)的緩存器中。因此，相較于圖3，本實(shí)施例雖增加了選擇電路440與加法器430，卻可以比圖3的絕對差和電路更有效率。
以上所述，僅是本發(fā)明的較佳實(shí)施例而已，并非對本發(fā)明作任何形式上的限制，雖然本發(fā)明已以較佳實(shí)施例揭露如上，然而并非用以限定本發(fā)明，任何熟悉本專業(yè)的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍內(nèi)，當(dāng)可利用上述揭示的技術(shù)內(nèi)容作出些許更動或修飾為等同變化的等效實(shí)施例，但凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對以上實(shí)施例所作的任何簡單修改、等同變化與修飾，均仍屬于本發(fā)明技術(shù)方案的范圍內(nèi)。
權(quán)利要求
1.一種絕對差和電路，其特征在于其包括一絕對差(absolute difference)電路，用以接收一第一數(shù)據(jù)PMi，j以及一第二數(shù)據(jù)PSi，j，并且輸出一絕對差數(shù)據(jù)ADi，j，其中PMi，j、PSi，j與ADi，j分別表示第i列(row)第j個該第一數(shù)據(jù)、該第二數(shù)據(jù)以及該絕對差數(shù)據(jù)，并且ADi，j＝|PMi，j-PSi，j|，其中i以及j皆為大于等于0的整數(shù)；一第一加法器，用以接收并且加總該絕對差數(shù)據(jù)以及一第一累加數(shù)據(jù)，以及將加總結(jié)果輸出為一第一加總值；一第一緩存器，用以依一第一預(yù)定時序接收并閂鎖該第一加總值后輸出一第一絕對差和(sum of absolute difference)數(shù)據(jù)；以及一第一選擇電路，用以接收并選擇該第一絕對差和數(shù)據(jù)以及一零數(shù)據(jù)其中之一，并將所選擇數(shù)據(jù)輸出為該第一累加數(shù)據(jù)，其中該零數(shù)據(jù)的值為0。
2.根據(jù)權(quán)利要求1所述的絕對差和電路，其特征在于其中所述的絕對差電路包括一減法器，用以接收該第一數(shù)據(jù)以及該第二數(shù)據(jù)并將二者相減后輸出一差值；一第二緩存器，耦接至該減法器，用以依一第二預(yù)定時序閂鎖該差值；一補(bǔ)碼電路，耦接至該第二緩存器，用以產(chǎn)生該差值的補(bǔ)碼；以及一第二選擇電路，耦接至該第二緩存器以及該補(bǔ)碼電路，用以在所接收的該差值以及該差值的補(bǔ)碼二者中選擇正數(shù)者輸出為該絕對差數(shù)據(jù)。
3.根據(jù)權(quán)利要求2所述的絕對差和電路，其特征在于其中所述的補(bǔ)碼電路包括一反相器，用以接收并將該差值反相，以輸出一反相差值；以及一第二加法器，耦接至該反相器，用以接收并加總該反相差值以及一壹數(shù)據(jù)以輸出該差值的補(bǔ)碼，其中該壹數(shù)據(jù)的值為1。
4.根據(jù)權(quán)利要求1所述的絕對差和電路，其特征在于其中所述的第一絕對差和數(shù)據(jù)是為ADi，j至ADi+3，j+3的4×4數(shù)組的累加結(jié)果。
5.根據(jù)權(quán)利要求1所述的絕對差和電路，其特征在于其中所述的第一緩存器不具有重置(reset)功能。
6.根據(jù)權(quán)利要求1所述的絕對差和電路，其特征在于其更包括至少一累加電路，用以接收并累加該第一絕對差和數(shù)據(jù)以輸出一第二絕對差和數(shù)據(jù)，并且依預(yù)定時序重新累加。
7.根據(jù)權(quán)利要求6所述的絕對差和電路，其特征在于其中所述的累加電路包括一第三加法器，用以接收并且加總該第一絕對差和數(shù)據(jù)以及一第三累加數(shù)據(jù)，以及將加總結(jié)果輸出為一第三加總值；一第三緩存器，用以依一第三預(yù)定時序接收并閂鎖該第三加總值后輸出該第二絕對差和數(shù)據(jù)；以及一第三選擇電路，用以接收并選擇該第二絕對差和數(shù)據(jù)以及該零數(shù)據(jù)其中之一，并將所選擇數(shù)據(jù)輸出為該第三累加數(shù)據(jù)。
8.根據(jù)權(quán)利要求6所述的絕對差和電路，其特征在于其中所述的第一絕對差和數(shù)據(jù)是為ADi，j至ADi+3，j+34×4數(shù)組的累加結(jié)果以及ADi，j+4至ADi+3，j+74×4數(shù)組的累加結(jié)果二者之一，以及該第二絕對差和數(shù)據(jù)是為ADi，j至ADi+3，j+7的4×8數(shù)組的累加結(jié)果。
9.根據(jù)權(quán)利要求6所述的絕對差和電路，其特征在于其中所述的第一絕對差和數(shù)據(jù)是為ADi，j至ADi+3，j+3以及ADi+4，j至ADi+7，j+3二者之一4×4數(shù)組的累加結(jié)果，以及該第二絕對差和數(shù)據(jù)是為ADi，j至ADi+7，j+3的8×4數(shù)組的累加結(jié)果。
10.根據(jù)權(quán)利要求6所述的絕對差和電路，其特征在于其中所述的第一絕對差和數(shù)據(jù)是為ADi，j至ADi+3，j+3、ADi+4，j至ADi+7，j+3、ADi，j+4至ADi+3，j+7以及ADi+4，j+4至ADi+7，j+7其中之一4×4數(shù)組的累加結(jié)果，以及該第二絕對差和數(shù)據(jù)是為ADi，j至ADi+7，j+7的8×8數(shù)組的累加結(jié)果。
11.根據(jù)權(quán)利要求6所述的絕對差和電路，其特征在于其中所述的第一絕對差和數(shù)據(jù)是為ADi，j至ADi+3，j+3、ADi+4，j至ADi+7，j+3、ADi，j+4至ADi+3，j+7、ADi+4，j+4至ADi+7，j+7、ADi，j+8至ADi+3，j+11、ADi+4，j+8至ADi+7，j+11、ADi，j+12至ADi+3，j+15以及ADi+4，j+12至ADi+7，j+15其中之一4×4數(shù)組的累加結(jié)果，以及該第二絕對差和數(shù)據(jù)是為ADi，j至ADi+7，j+15的8×16數(shù)組的累加結(jié)果。
12.根據(jù)權(quán)利要求6所述的絕對差和電路，其特征在于其中所述的第一絕對差和數(shù)據(jù)是為ADi，j至ADi+3，j+3、ADi+4，j至ADi+7，j+3、ADi，j+4至ADi+3，j+7、ADi+4，j+4至ADi+7，j+7、ADi+8，j至ADi+11，j+3、ADi+12，j至ADi+15，j+3、ADi+8，j+4至ADi+11，j+7以及ADi+12，j+4至ADi+15，j+7其中之一4×4數(shù)組的累加結(jié)果，以及該第二絕對差和數(shù)據(jù)是為ADi，j至ADi+15，j+7的16×8數(shù)組的累加結(jié)果。
13.根據(jù)權(quán)利要求6所述的絕對差和電路，其特征在于其中所述的第一絕對差和數(shù)據(jù)是為ADi，j至ADi+3，j+3、ADi+4，j至ADi+7，j+3、ADi，j+4至ADi+3，j+7、ADi+4，j+4至ADi+7，j+7、ADi+8，j至ADi+11，j+3、ADi+12，j至ADi+15，j+3、ADi+8，j+4至ADi+11，j+7、ADi+12，j+4至ADi+15，j+7、ADi，j+8至ADi+3，j+11、ADi+4，j+8至ADi+7，j+11、ADi，j+12至ADi+3，j+15、ADi+4，j+12至ADi+7，j+15、ADi+8，j+8至ADi+11，j+11、ADi+12，j+8至ADi+15，j+11、ADi+8，j+12至ADi+11，j+15以及ADi+12，j+12至ADi+15，j+15其中之一4×4數(shù)組的累加結(jié)果，以及該第二絕對差和數(shù)據(jù)是為ADi，j至ADi+15，j+15的16×16數(shù)組的累加結(jié)果。
14.根據(jù)權(quán)利要求1所述的絕對差和電路，其特征在于其更包括一第四緩存器，用以接收并依一第四預(yù)定時序閂鎖該第一加總值以輸出一第三絕對差和數(shù)據(jù)；以及一第四選擇電路，耦接于該絕對差電路與該第一加法器之間，并且連接該第四緩存器，用以接收并選擇該絕對差數(shù)據(jù)、該第三絕對差和數(shù)據(jù)以及該零數(shù)據(jù)其中之一傳送至該第一加法器以便與該第一累加數(shù)據(jù)進(jìn)行加法運(yùn)算。
15.根據(jù)權(quán)利要求14所述的絕對差和電路，其特征在于其中所述的第一絕對差和數(shù)據(jù)是為ADi，j至ADi+3，j+3、ADi+4，j至ADi+7，j+3、ADi，j+4至ADi+3，j+7、ADi+4，j+4至ADi+7，j+7、ADi+8，j至ADi+11，j+3、ADi+12，j至ADi+15，j+3、ADi+8，j+4至ADi+11，j+7、ADi+12，j+4至ADi+15，j+7、ADi，j+8至ADi+3，j+11、ADi+4，j+8至ADi+7，j+11、ADi，j+12至ADi+3，j+15、ADi+4，j+12至ADi+7，j+15、ADi+8，j+8至ADi+11，j+11、ADi+12，j+8至ADi+15，j+11、ADi+8，j+12至ADi+11，j+15以及ADi+12，j+12至ADi+15，j+15其中之一4×4數(shù)組的累加結(jié)果，以及該第三絕對差和數(shù)據(jù)是為ADi，j至ADi+7，j+7、ADi+8，j至ADi+15，j+7、ADi，j+8至ADi+7，j+15以及ADi+8，j+8至ADi+15，j+15其中之一8×8數(shù)組的累加結(jié)果。
16.根據(jù)權(quán)利要求15所述的絕對差和電路，其特征在于其更包括一第五加法器，用以接收并且加總該第三絕對差和數(shù)據(jù)以及一第五累加數(shù)據(jù)，以及將加總結(jié)果輸出為一第五加總值；一第五緩存器，用以依一第五預(yù)定時序接收并閂鎖該第五加總值后輸出一第四絕對差和數(shù)據(jù)；以及一第五選擇電路，用以接收并選擇該第四絕對差和數(shù)據(jù)以及該零數(shù)據(jù)其中之一，并將所選擇數(shù)據(jù)輸出為該第五累加數(shù)據(jù)。
17.根據(jù)權(quán)利要求16所述的絕對差和電路，其特征在于其中所述的第四絕對差和數(shù)據(jù)是為ADi，j至ADi+7，j+15以及ADi+8，j至ADi+15，j+15其中之一8×16數(shù)組的累加結(jié)果。
18.根據(jù)權(quán)利要求16所述的絕對差和電路，其特征在于其中所述的第四絕對差和數(shù)據(jù)是為ADi，j至ADi+15，j+7以及ADi，j+8至ADi+15，j+15其中之一16×8數(shù)組的累加結(jié)果。
19.根據(jù)權(quán)利要求16所述的絕對差和電路，其特征在于其中所述的第四絕對差和數(shù)據(jù)是為ADi，j至ADi+15，j+15的16×16數(shù)組的累加結(jié)果。
20.根據(jù)權(quán)利要求1所述的絕對差和電路，其特征在于其中所述的第一數(shù)據(jù)以及該第二數(shù)據(jù)分別為目前影像方塊數(shù)據(jù)以及欲比較影像方塊數(shù)據(jù)。
全文摘要
本發(fā)明是關(guān)于一種絕對差和電路，包括絕對差(absolute difference)電路、第一加法器、第一緩存器以及第一選擇電路。絕對差電路接收第一數(shù)據(jù)PM
文檔編號H04N7/26GK1767594SQ20041008699
公開日2006年5月3日 申請日期2004年10月27日 優(yōu)先權(quán)日2004年10月27日
發(fā)明者楊行健, 陳晉明, 袁論賢 申請人:聯(lián)詠科技股份有限公司